1. 项目概述
vertices-sdk 是一个面向嵌入式物联网设备的轻量级区块链钱包开发套件，其核心设计目标是将去中心化身份（DID）、链上资产操作与硬件安全能力深度耦合，使资源受限的MCU级设备（如基于ARM Cortex-M4/M7或RISC-V架构的SoC）能够原生支持Algorand主网交互。该SDK并非通用型区块链全节点客户端，而是聚焦于“设备即钱包”（Device-as-Wallet）范式——即设备自身持有并管理加密密钥、签署交易、验证区块头哈希、响应链上事件，同时通过硬件安全模块（HSM）或可信执行环境（TEE）保障私钥生命周期安全。
与传统PC端或移动端钱包库不同， vertices-sdk 在设计之初即规避了对动态内存分配、浮点运算单元（FPU）、完整TLS栈或POSIX线程模型的依赖。它采用静态内存池管理、整数定点算法实现椭圆曲线密码学（ECC）运算，并通过预编译的Algorand协议二进制编码器/解码器（基于MsgPack+CBOR混合序列化）压缩网络载荷。所有API均以C99标准编写，无C++依赖，可无缝集成至FreeRTOS、Zephyr、RT-Thread等主流实时操作系统，亦可裸机运行。
该SDK的工程价值在于填补了“物理世界与链上世界”的最后一公里信任鸿沟：传感器采集的温湿度数据经设备本地签名后上链，不可篡改；智能电表生成的用电计量凭证由设备私钥直接签发，无需中心化网关代理；工业PLC固件升级包携带链上验证签名，启动前完成完整性校验。这些场景均要求钱包逻辑下沉至边缘侧，而 vertices-sdk 正是为此类用例提供经过裁剪、验证与硬件协同优化的底层支撑。
2. 核心架构与模块划分
2.1 整体分层结构
vertices-sdk 采用四层解耦架构，各层间通过明确定义的C接口通信，便于厂商按需裁剪：
| L1：硬件抽象层（HAL） | hal_crypto , hal_rng , hal_uart | 封装MCU外设驱动，提供统一接口调用加密引擎（AES-256-GCM）、真随机数发生器（TRNG）、串口/SPI/I2C通信通道 | ROM: ~4KB, RAM: <512B（静态分配） |
| L2：密码学服务层（Crypto） | ed25519 , sha512 , kdf | 实现Algorand主网必需的Ed25519签名/验签、SHA-512哈希、PBKDF2密钥派生算法；全部使用常数时间实现，防御时序攻击 | ROM: ~12KB, RAM: 1.5KB（含双缓冲区） |
| L3：协议处理层（Protocol） | algorand_tx , algorand_block , algorand_ledger | 构建符合Algorand v2.0+协议规范的交易对象（ PaymentTxn , AssetConfigTxn ）、解析区块头（ BlockHeader ）、验证Merkle证明（ MerkleProof ） | ROM: ~8KB, RAM: 2KB（含TXN序列化缓冲区） |
| L4：应用接口层（API） | wallet_init , wallet_sign_txn , wallet_verify_block | 提供面向应用开发者的简洁C函数集，隐藏底层复杂性；支持异步回调模式适配RTOS消息队列 | ROM: ~3KB, RAM: <256B（仅控制结构） |
注：资源占用数据基于STM32H743VI（Cortex-M7）实测，开启-O2优化及LTO链接时测得；RAM值不含用户分配的事务缓冲区。
2.2 关键数据结构设计
SDK中所有链上数据结构均严格遵循Algorand官方ABI定义，避免JSON解析开销。核心结构体采用紧凑打包（packed），关键字段如下：
// Algorand交易基础结构（精简版）
typedef struct {
uint8_t tx_type; // 0x01=Payment, 0x02=KeyReg, 0x03=AssetConfig
uint32_t fee; // 单位：microALGO（整数表示）
uint32_t first_valid; // 起始有效区块
