PoP（Package on Package）3D 电磁仿真操作步骤
—— Ansys HFSS 3D Layout（推荐）与 HFSS 3D FEM / CST 微波工作室对照说明
0. 先说工具选择
PoP 是层叠结构（Substrate+RDL+Die+Balls+Vias）+ 局部 3D 不连续（Bump/Via/Solder Ball），工程上最推荐：
| HFSS 3D Layout | PoP Bottom PKG + Top PKG + PCB局部，直接导入ODB++/IPC-2581，自动层叠、Phi网格器，适合SI提取S参数 | ★★★★★（首选） |
| HFSS 3D FEM | 只做关键信号过孔区/焊球区3D全波精修，或手工建PoP简化模型 | ★★★（过渡区精修用） |
| CST Microwave Studio (Time Domain) | PCB Studio裁剪→MW Studio 3D全波，时域适合宽带多尺度；导入.step也可拼装 | ★★★★（替代方案） |
下面以工程最常用的 HFSS 3D Layout 流程为主，附带 HFSS 3D FEM 关键差异和 CST 对照。
【主线】HFSS 3D Layout — PoP 全链路 3D EM 仿真步骤
目标：提取 AP(Die) → Bottom PKG → PoP Solder Balls → Top PKG → DRAM(Die) 中某根DQ/DQS信号的 S 参数（单端或差分），含封装寄生。
Step 1｜准备输入文件
- Bottom PKG（SoC）：封装厂给 .odb / .xml(ODB++) 或 .ipc2581，含 Substrate Stackup / RDL / Bump / BGA / Top-side PoP Pads
- Top PKG（DRAM）：同理 ODB++，含 Bottom BGA（对应 Bottom PKG Top Pads）、Substrate、Die WireBond/FC
- PCB 局部（可选）：若看主板 Fanout 影响，导出 DDR 区域 ODB++（仅裁剪区）
- 若无封装 ODB++，可用 PKG IBIS .pkg + 简化 PKG 几何（手工建介质+过孔阵列）替代——精度降级但可定性看趋势
Step 2｜新建 HFSS 3D Layout Design
Ansys Electronics Desktop (AEDT)
→ Project → Insert HFSS 3D Layout Design
Step 3｜导入封装/PCB（Merge Package on PCB）
HFSS 3D Layout 支持多 Design Merge：
- 导入时勾选：Create Ports on Die（或 later手动）、Include Power/Ground Nets（用于参考面）
- AEDT 会提示 “Mount package on package?” 或让你选 Bottom PKG 的 Top-side PoP Land Pattern
- 对齐原则：Top PKG Bottom Balls 自动 Snap 到 Bottom PKG Top Pads（按 JEDEC PoP Pitch 0.4/0.5mm 坐标对齐）
此步做完 Project Tree 出现类似：
HFSS 3D Layout Design
├─ Bottom_PKG (fcBGA)
├─ Top_PKG (DRAM FBGA) ← mounted on Bottom_PKG
└─ PCB_Local (optional) ← mounted on Bottom_PKG
Step 4｜裁剪（Cutout）——只保留关注网络+返回路径
在 3D Layout 里：
- Edit → Select Nets by Name（输入 DQ* DQS* CLK ADDR* 等）
- Clip Design / Create Cutout
- ✅ Keep selected nets
- ✅ Extend GND/Power planes（Expand GND plane 3~5×介质厚度 around signal traces）
- ☐ Create New Design（保留原设计备份）
不做此步 = 整 PKG 全波求解 → 网格爆炸不收敛
Step 5｜端口设置（最关键）
PoP 仿真通常设两个端口：
| 端口 | 位置 | 类型 | 说明 |
|:—|:—|:iexistentype|:—|
| Port 1 | SoC Die Bump/Pad 端（或 PKG Die Reference Plane 处） | Gap Port / Terminal Port on Die Pins — 若仅提取 PKG S 参数，常在 Bottom PKG Die Bump 设 Wave/Terminal Port | 代表 AP 驱动端 |
| Port 2 | DRAM Die Bump/Pad 端（Top PKG Die 侧）或 Top PKG Bottom Balls（若只看 PKG 级） | 同上 | 代表 DRAM 接收/驱动端 |
实操（3D Layout 最顺手的方式）：
⚠️ Wave Port 在 3D Layout 层叠结构里一般用于 PCB 板边外露线；PoP 内部互连用 Terminal/Gap Port 更合适（内部节点）。若最终级联进 Circuit Sim（ADS/AWR），PKG S 参数 + IBIS-AMI 就够了。
Step 6｜边界与空气盒（若看辐射/近场）
PoP SI 提取通常不需求远场辐射 → 可设小 Air Box 或仅用 Perfect E 包裹 PKG 外表面（Absorbing BC 可选关），重点是 S 参数收敛。
若需看近场耦合（EMI）：
- Draw Box（Air），尺寸 ≥ λ/4 距辐射体
- 设 Boundary → Radiation（或 PML）
- 把 Air Box 包住 PoP Assembly
Step 7｜网格（Phi Mesher — 3D Layout 优势所在）
HFSS 3D Layout 默认用 Phi+ Gridder：
- Via/细线 → 自动局部加密
- 介质层 → 按 λ/10~λ/20 @最高关注频点
- 可手动在 Mesh Setup → Length Based 设 Max Element Edge（例 0.05mm @5GHz 关注区）
建议先跑 Validation Check（绿色√）→ Analyze，看 Adaptive Pass 收敛（ΔS < 设定阈值如 0.02）。
Step 8｜求解设置 & 扫频
- Analysis → Add Solution Setup
- Solution Frequency：取最敏感频点（LPDDR4x 通常扫到 Nyquist≈数据率×0.75，例 3200Mbps→1.6GHz×0.75≈1.2GHz 作 Adaptive Freq；扫频上限取 3~5×Fundamental 或覆盖 DDR SSO noise 频点）
- Sweep：Interpolating / Discrete，例 100MHz–6GHz，51pts
- Analyze
Step 9｜结果查看
- Results → Create Terminal Solution → S-Parameters
- S11（回损）、S21（插损/通道损耗）
- Smith Chart、TDR（from S参数）
- 若设 Near Field → Fields → E Field / H Field 看 PKG 内部电流集中区（SSN 诊断）
- 导出 .sNp → 导入 ADS / AWR / HSPICE / IBIS-AMI DDR Channel Sim
【备选A】HFSS 3D FEM — 只建 PoP 关键互连区（焊球+Bump+Via）
当需要精确看单个 PoP Solder Ball / FC Bump / Via 的 3D 场（而非整 PKG 提取），可手动搭简化 PoP 单元：
建模步骤（HFSS 3D）
此模型适合参数化扫描：Ball直径 / Standoff height / GND Ball 数量 / Via Antipad 尺寸 对 S11/S21 的影响——是封装工程师做 PoP Signal Integrity Sign-off 的经典做法。
【备选B】CST Microwave Studio — PoP 仿真步骤概要
- File → Import → ODB++/Gerber/SAT 分别导入 Bottom PKG、Top PKG、PCB局部 → 用 Translate 对齐坐标（Bottom PKG Origin = (0,0,0)，Top PKG Z偏移=Bottom PKG Height）
- 或 CST PCB Studio 导入 ODB++ → Crop → Send to CST MW Studio
CST 时域求解器对多尺度（长PCB走线+微小PKG Via）宽带扫频效率通常优于FEM，适合系统级SI；HFSS 3D Layout 对层叠PKG+ODB++直接导入+Phi网格工程效率更高。
一张快速决策表
| PoP+PCB 整条 DDR 通道 S 参数（含 PKG 寄生） | HFSS 3D Layout：Import ODB++(Bottom+Top+PCB局部)→Clip→Port on Die→Solve→Export .sNp |
| 只研究 PoP Solder Ball/Via 对 SI 影响（参数扫描） | HFSS 3D FEM 手工建简化单元→Parametric Sweep |
| 系统级 DDR 通道宽带 SI + 方便多板裁剪 | CST PCB Studio → MW Studio（时域） |
| 仅 PKG 级 S 参数给 Circuit Sim（不做3D全波） | SIwave / PowerSI 提取 PKG .sNp（2.5D，快，适合预评估；关键 Net 再用 HFSS 3D Layout 校验） |
