目录
1.19 触发器
1.19.1 什么是触发器？触发器有什么作用？
1.19.2 触发器选型一般从哪些方面考虑？
1.19.3 简述锁存器、触发器和寄存器的区别
1.19.4 简述同步(钟控)SR触发器
1.19.5 简述维持-阻塞SR触发器(上升沿触发)
1.19.6 简述维持阻塞线作用
1.19.7 简述主从SR触发器(下降沿触发)
1.19.8 简述SR触发器和JK触发器的区别
1.19.9 简述维持-阻塞JK触发器(上升沿触发)
1.19.10 简述主从JK触发器(下降沿触发)
1.19.11 简述D触发器和JK触发器的区别
1.19.12 简述维持-阻塞D触发器(上升沿触发)
1.19.13 简述主从D触发器(下降沿触发:逻辑推导同上)
1.19.14 简述维持-阻塞T触发器(上升沿触发)
1.19.15 简述主从T触发器(下降沿触发)(特性方程同上)
1.19.16 简述SR触发器、JK触发器、D触发器和T触发器的特点
1.19.17 简述SR触发器、JK触发器、D触发器和T触发器的改造关系
1.19.18 什么是空翻现象？
1.19.19 什么是一次翻转问题
1.19.20 什么是建立时间Tsu、保持时间Thold？
1.19.21 简述主从触发器中主触发器和从触发器的作用
1.19.22 哪种触发器最适合做寄存器？
1.19.23 简述锁存器和触发器的优缺点
1.19.24 计数器优先用哪种触发器？
1.19.25 什么是竞争与冒险现象？怎么产生的？如何消除？
1.19.26 D触发器如何改造为T触发器和T\’触发器？
1.19.27 简述用D触发器做4进制计数器的工作原理
1.19.28 如何用D触发器实现2倍分频
1.19.29 使用74LS逻辑芯片实现可预置初值的7进制循环计数器
触发器专题摘要：触发器是边沿触发的1位存储单元，由两级锁存器构成，仅在时钟边沿更新数据，分为D、JK、SR、T等类型。D触发器适合寄存器（Qn+1=D），JK功能最全（保持/置位/复位/翻转），T触发器专用于计数（T=1翻转）。主从结构（下降沿触发）存在一次翻转问题，维持阻塞结构（上升沿触发）通过反馈线消除空翻。
关键区别：
- 锁存器电平触发，存在空翻；触发器边沿触发，时序稳定。
- SR触发器有S=R=1非法态；JK触发器通过反馈消除约束，支持翻转功能。
- 计数器优选T触发器（二分频），复杂计数可用JK，FPGA中多用D触发器改造。
时序参数：建立时间（Tsu）和保持时间（Thold）确保数据稳定采样，违例会引发亚稳态。竞争冒险因路径延时差产生毛刺，可通过冗余逻辑、寄存器锁存或滤波消除。
改造关系：JK可转为D（J=D,K=D\’）或T（J=K=T）；D触发器通过异或门（D=T⊕Q）或反相反馈（D=Q\’）实现T/T\’功能。
应用示例：
- 4进制计数器：低位D接Q\’（T\’），高位D由异或门控制（T=Q1），循环00→11。
- 74LS161实现7进制：预置初值，计数到6（0110）时异步清零。
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1.19 触发器
1.19.1 什么是触发器？触发器有什么作用？
答：触发器=两级互补时钟锁存器，只在时钟边沿更新数据；
主要作用：同步寄存数据、计数分频、搭建时序逻辑、跨时钟域同步、移位传输。
①什么是触发器(Flip-flop，FF)
1.核心定义
触发器是边沿触发的1位存储单元，由两级锁存器(主锁存+从锁存)互补时钟级联构成，仅在时钟信号的上升沿/下降沿瞬间更新输出，其余时间完全锁定数据，不会受输入毛刺干扰。
锁存器：电平敏感，使能高电平期间全程透明，输入变输出立刻变，容易出现“空翻”；
触发器：边沿敏感，只有时钟跳变一瞬间采样输入，一个时钟周期最多只更新一次状态，无空翻。
2.底层结构原理
标准触发器=主锁存器+从锁存器，时钟反相驱动两级：
时钟高电平：主锁存打开接收输入，从锁存关闭锁住旧数据，输出不变；
时钟下降沿(下降沿触发器)：主锁存关闭锁存采样值，从锁存打开，把主锁存的数据传到最终输出。
依靠两级隔离，彻底消除锁存器的透明窗口问题。
3.常见分类(对应锁存器衍生)
D触发器：由D锁存器级联，最通用；
JK触发器：由JK锁存器级联，支持保持、置0、置1、翻转；
T/T\’触发器：由JK改造，专门做分频、计数；
SR触发器：SR锁存器级联，较少单独使用。
②触发器的核心作用
1.同步时序电路标准存储单元(最核心用途)
CPU、FPGA、单片机内部所有寄存器全部是触发器。
所有同步逻辑(计数器、移位寄存器、状态机)必须用触发器，不会出现电平锁存的毛刺误触发。
2.数据寄存、流水线缓存
数据总线同步采样，只在时钟沿抓取稳定数据，隔离前后电路时序；
数字流水线分段暂存信号，解决组合逻辑延时导致的时序违规。
3.分频、二分频、计数电路
T/T\’触发器每来一个时钟边沿翻转一次，可实现2分频；多级级联就是二进制计数器(定时器、频率分频器核心)。
4.状态机存储状态
FPGA/MCU有限状态机(FSM)使用触发器保存当前工作状态，每个时钟沿切换状态。
5.同步信号同步、跨时钟域打拍
不同频率/相位的数字信号，用两级D触发器做同步器，消除亚稳态，保证系统稳定。
6.脉冲捕捉、标志位锁存
捕捉瞬时脉冲信号，在时钟边沿保存脉冲状态，供后端电路读取:替代SR锁存用于同步报警、中断标记
7.移位寄存器
多个D触发器级联，实现串转并、并转串，用于串口通信、LED流水灯、图像处理移位运算。
1.19.2 触发器选型一般从哪些方面考虑？
①触发方式(最优先，决定时序逻辑稳定性)
1.电平触发(锁存器Latch):CLK高/低电平全程透明，输入变化会立刻改输出，存在空翻；适合简单锁存、数据采样，不适合计数器、移位寄存器。
代表：同步SR锁存、D锁存74LS75
2.边沿触发(触发器Flip-flop，工程主流):仅时钟上升沿/下降沿瞬间采样输入，CLK电平期间输入变化不影响输出，无空翻。
上升沿：74LS74(D触发器) 下降沿：74LS112(JK主从)
3.主从触发:高电平接收输入、下降沿更新输出，仍有一次翻转问题，现在极少使用。
②输入类型（功能需求匹配）
1.D触发器(最常用)
优势：无非法输入，消除SR不定态；自带锁存寄存、二分频功能
适用：寄存器、移位寄存器、IO锁存、同步分频、FIFO
2.JK触发器(逻辑功能最全)
J=1,K=0置1；J=0,K=1置0；J=0,K=0保持；J=1,K=1翻转(T功能)
适用：计数器、分频器、状态机、脉冲翻转电路
3.SR触发器
缺陷：S=R=1存在不定非法态，仅简易异步锁存使用，不推荐时序电路
4.T/T\’触发器
T=1翻转、T=0保持；T\’恒翻转，专门做二分频、偶数分频
③异步置位/复位(清零置1需求)
看芯片是否带异步预置
、异步清零
(不受CLK控制，随时生效)：
有异步端：上电复位、紧急清零、初始状态强制置1场景必备(74LS74、74LS112都带)
无异步端：只能靠同步逻辑在时钟沿清零，适合纯同步时序电路
④电气参数（高速 / 低功耗 / 电压匹配）
1.工作电压范围:5V标准TTL(74LS系列)
3.3V/1.8V低压CMOS(74HC、AHC、LVC，单片机/FPGA配套)
2.传输延迟tpd:高速电路(高频分频、高速接口)选小延迟器件；低速控制电路无严格要求
3.最高工作频率fmax:系统时钟频率必须低于触发器最大支持频率，否则建立/保持时间不满足，逻辑出错
4.功耗类型:LS：中等功耗；HC/AHC：低功耗 CMOS；ALVT/LVDS：超高速低压差分
5.驱动能力(输出灌/拉电流):后端带LED、多路门负载时，需选大输出电流型号，避免电平塌陷
⑤时序参数（保证电路不亚稳态）: 高速设计必须满足，否则产生亚稳态、逻辑错乱
建立时间tsu：输入信号要比CLK沿提前稳定的最小时间
保持时间th：CLK沿之后输入需要维持稳定的时间
输出延迟tco：时钟沿到输出Q变化的延时，多器件级联时决定时序裕量
⑥应用场景与电路规模
组合寄存、总线锁存→D锁存/D边沿触发器 多位同步计数器、状态机→JK边沿触发器
简单分频(二分频、四分频)→T\’触发器 上电复位、按键消抖→基本SR锁存器
高速数字接口、FPGA外设→低压高速CMOS边沿D触发器
⑦特殊需求
抗干扰：施密特输入触发器(时钟端带施密特，适合长走线、噪声大场景)
三态输出：总线共享场景选用带三态Q输出的寄存器 差分时钟：高速高频电路选用差分输入触发器
⑧快速选型总结
普通寄存、移位、IO锁存→上升沿D触发器(74HC74) 简易消抖、上电锁存→基本SR锁存器
计数器、分频、多状态跳转→下降沿JK触发器(74HC112)
高频、低电压单片机系统→74AHC/LVC系列CMOS触发器
高频高速时序电路：重点核对fmax、建立/保持时间、传输延迟
1.19.3 简述锁存器、触发器和寄存器的区别
答：锁存器是电平触发1bit存储单元；触发器是边沿触发1bit存储单元；寄存器是多个同步触发器拼成的多位边沿存储组。
