《Agent实战FPGA+MCP+skill》课时2.4|时序逻辑设计：自动配置ILA并捕获分析
模块一第 4 课正文｜时序逻辑设计：触发器、计数器与分频器
课时导读
上一课你掌握了组合逻辑设计规范，学会了用 case 加 default 杜绝 Latch，并走通了译码器与编码器的八阶段实战闭环。
本课进入时序逻辑设计，带时钟的设计正式开始，只讲五样东西：
本课结束，你将能写出可综合的时序逻辑，自建 counter-flow 技能，经 fpga-mcp 走通从建工程、仿真、综合实现、时序分析到 bit 流、下载验证与 ILA 读取计数器内部数据的完整闭环，硬件思维从静态电路升级到动态电路。
