一、先记住两个核心目的
二、为什么并联必须每路单独栅阻，不能共用一颗总电阻
1. 栅极等效模型：栅极是电容 Cgs+Cgd
MOS/GaN 栅极本质是容性负载，驱动芯片输出到栅极引线存在寄生电感 Lg（PCB 走线、引脚、封装引线）。 电路形成：驱动内阻 + 走线电感 Lg + 栅电容 Cg → LC 谐振回路，极易产生高频振荡。
2. 并联共用一颗栅电阻会发生什么？
两颗 FET 并联，共用 1 颗公共 Rg： 驱动→Rg→节点分两路分别进 Q1、Q2 栅极
- Q1、Q2 各自有独立寄生电感 Lg1、Lg2、栅电容 Cg1、Cg2；
- 两条栅支路互相耦合，一条管子栅极产生的振荡会直接灌进另一只管子栅极，互相激励，振荡被放大；
- 严重时栅极电压正负尖峰远超器件 Vgs 耐压，击穿栅氧化层直接损坏管子。
3. 每只 FET 单独串独立小电阻（几 Ω～几十 Ω）的作用
每路栅极串联独立 Rg（2Ω~50Ω），相当于每条栅支路单独阻尼 LC 振荡： 电阻消耗谐振能量，抑制本支路的高频尖峰，隔离两路栅极之间的互相干扰，切断振荡互相耦合放大的路径。
- 小阻值（5~10Ω）：快充、高频 GaN / 硅 MOS 并联常用，阻尼足够，额外驱动损耗很小；
- 大阻值（20~50Ω）：大功率硬开关、长线 PCB、容易振的工况，阻尼更强，但会减慢开关速度、增加开关损耗。
三、怎么实现 “电流共享（均流）”
并联 FET 不均流的根源分两类，栅极电阻从动态均流层面改善：
静态不均流（直流导通不均） 由器件 Rds (on) 离散、芯片温度差异导致，栅极电阻对此改善有限，主要靠匹配管子、对称 PCB 铺铜散热解决。
动态不均流（开通 / 关断瞬间电流失衡，最危险）
- 多颗 FET 阈值电压 Vgs (th) 存在微小差异；
- PCB 栅走线长短不一样，寄生电感不同，导致各管开通、关断时刻不同步；
- 先开通的那只管子瞬间承担全部冲击电流，电流集中单管过热烧毁。
独立栅电阻的均流原理： 每路 Rg 限制本支路栅极充电 / 放电电流，拉长栅电容充放电时间差，减缓单管开通 / 关断速度差。 阈值低、走线短的管子不会瞬间抢先完全导通，所有管子的开关时序被拉齐，开通瞬间峰值电流分摊到多颗器件，实现动态均流。
举个直观例子： 两颗并联 MOS，Q1 Vth=2V，Q2 Vth=2.4V； 不加独立 Rg：驱动电压一上来，Q1 瞬间全开，尖峰电流几乎全部走 Q1； 各串 10Ω 栅阻：栅电容充电变慢，Q1 不会瞬间拉满电流，等 Q2 栅压慢慢抬升到阈值同步导通，峰值电流均分。
四、补充工程关键点
- GaN 高频场景、低压大电流同步整流：5~10Ω，兼顾振荡抑制与开关速度；
- 600V 硅 MOS 硬开关、大功率并联逆变：10~33Ω，优先抑制栅极谐振尖峰；
- 不要用几百欧大电阻：会大幅降低开关速度，开关损耗飙升，发热严重。
