IDELAY2/ODELAYE2抽头延迟有效控制
当使用IDELAYE2或者ODELAYE2时，至少需要使用一个此组件。此模块提供参考时钟输入，是内部电路独立于工艺，电压和温度，从而为相关的IDELAYE2和ODELAYE2组件提供精确的抽头延迟值。在例化此组件时，使用IODELAY_GROUP来区分IDELAYCTRL是关联IDELAYE2还是ODELAYE2的。
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port |
direction |
width |
function |
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RDY |
OUTPUT |
1 |
准备就绪（RDY）信号用于指示特定区域内的IDelayE2和ODelayE2模块完成校准。当REFCLK信号保持高电平或低电平持续一个时钟周期或更长时间时，RDY信号将被取消激活。若RDY信号被取消激活为低电平，则需重置idelayctrl模块。若无需操作，可断开RDY信号连接或忽略该信号 |
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REFCLK |
INPUT |
1 |
通过idelayctrl进行时间基准校准，以同步同一区域内的所有IDelayE2和ODelayE2模块。REFCLK信号可直接从用户指定源或MMCME2/PLLE2获取，并需通过全局时钟缓冲器进行传输 |
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RST |
INPUT |
1 |
采用高电平有效异步复位。为确保IDelayE2和ODelayE2功能正常，配置完成后需在REFCLK信号稳定时复位idelayctrl，同时需要Tidelayctrl_rpw复位脉冲宽度 |
RST（模块复位）用于重置idelayctrl电路。RST信号为-cঞv高电平异步复位信号，需将该信号保持高电平至少50纳秒即可完成重置;
REFCLK (Reference Clock) 为IOB的抽头延迟线提供一个独立于工艺，电压和温度的电压偏置。为保证适用数据表，REFCLK必须为200MHz
RDY（Ready Output）表示参考时钟输入REFCLK的有效性。当REFCLK消失（即REFCLK在一个时钟周期或更长时间内保持高电平或低电平）时，RDY信号将被取消激活
VHDL例化
Library UNISIM;
use UNISIM.vcomponents.all;
— IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
— 7 Series
— Xilinx HDL Language Template, version 2018.3
IDELAYCTRL_inst : IDELAYCTRL
port map (
RDY => RDY, — 1-bit output: Ready output
REFCLK => REFCLK, — 1-bit input: Reference clock input
RST => RST — 1-bit input: Active high reset input
);
— End of IDELAYCTRL_inst instantiation
Verilog例化
// IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
// 7 Series
// Xilinx HDL Language Template, version 2018.3
(* IODELAY_GROUP = <iodelay_group_name> *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL
IDELAYCTRL IDELAYCTRL_inst (
.RDY(RDY), // 1-bit output: Ready output
.REFCLK(REFCLK), // 1-bit input: Reference clock input
.RST(RST) // 1-bit input: Active high reset input
);
// End of IDELAYCTRL_inst instantiation
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