《数字电路》| 第 13 节‑触发器：基础概念与 SR 锁存器

13.1 本节导论

前面章节所学的组合逻辑电路，输出仅由当前输入唯一决定，无记忆功能，输入消失输出即刻变化。而时序逻辑电路的核心特点是具备记忆存储能力，能够保存过往的输入状态。
触发器（Flip-Flop）是时序逻辑电路最基础、最核心的 1位 二进制存储单元，可稳定保存 0、1 两种二进制状态，是寄存器、移位寄存器、计数器、时序状态机等核心器件的底层基础。
本节从最基础的触发器概念、时钟时序规则入手，重点讲解无时钟、最原始的SR锁存器，区分或非门、与非门两种结构，掌握状态术语、有效电平、功能规则及禁止输入条件，为后续电平触发、脉冲触发、边沿触发触发器的学习奠定核心基础。

前面章节所学的组合逻辑电路，其输出只由当前输入决定，不具备记忆能力；从本节开始进入时序逻辑电路的学习，核心是研究能够保存历史状态的存储单元。本节先介绍触发器的定义、作用以及双稳态记忆、可触发翻转、时序相关、输入约束等核心特征，再说明时钟信号 CP 如何为同步时序电路提供统一的状态更新节拍，随后重点讲解最基础的无时钟异步存储单元——SR 锁存器，分别分析或非门结构（高电平有效）和与非门结构（低电平有效）的功能规则与禁止输入组合，为后续学习电平触发、脉冲触发和边沿触发等时钟触发器奠定基础。

13.2 触发器基本概念

13.2.1 触发器定义与作用

定义：触发器是具有两个稳定稳态（0 态、1 态）的时序逻辑基本单元，能够稳定存储 1 位二进制信息（0 / 1），可根据外部输入信号实现状态保持、翻转、置 0、置 1 操作。

核心作用：

• 实现二进制数据的短时/长期锁存存储；
• 为所有时序逻辑电路提供状态记忆能力；
• 是寄存器、计数器、分频器、状态机的最小组成单元。

区别于组合电路：触发器输出不仅取决于当前输入，还取决于过往历史状态，具备时序记忆特性。

13.2.2 时钟信号 CP

在数字时序逻辑电路中，时钟信号 CP（Clock Pulse，时钟脉冲） 是一种周期性的脉冲信号，核心作用是为触发器、寄存器等时序元件提供统一的状态更新时序基准（时间标尺），实现整个数字系统的同步协调工作。

核心功能：

• 统一同步所有时序器件的动作时机，避免电路逻辑混乱；
• 控制触发器何时响应输入、何时更新状态；
• CP 无效时，无论输入如何变化，触发器状态保持不变。

分类区别：

• 异步触发器（锁存器）：无 CP 信号，输入变化直接改变输出；
• 同步触发器：必须依靠 CP 有效电平/有效沿，才能更新状态。

13.2.3 触发器核心特征

13.3 SR 锁存器

SR 触发器（锁存器）是时序逻辑电路最基础的异步存储单元，无时钟信号，通过交叉反馈回路实现 1 位二进制信息（0/1）的存储，核心分为与非门结构（实用主流）和或非门结构（理论参考）两类。

13.3.1 核心概念

• 有效电平：能够让端口完成对应功能的电平信号。

  • 高电平有效：输入为高电平时，该端口功能生效；输入为低电平，端口无效。
  • 低电平有效：输入为低电平时，该端口功能生效；输入为高电平，端口无效。

• 有效沿：时钟信号电平发生跳变的时刻，边沿触发器只在该跳变瞬间采集输入信号并更新输出状态；时钟保持高电平或者保持低电平时，输入改变不会对输出造成影响。

  • 上升沿（正有效沿）：CP 由低电平跳变为高电平，此刻触发器动作。
  • 下降沿（负有效沿）：CP 由高电平跳变为低电平，此刻触发器动作。

• 置1（置位）输入端（S）：有效电平输入时，将触发器置为 1 态($Q=1和\overline{Q}=0$)

  • 有2种可能
    • 有效电平输入时，如果触发器处于1 态，那就继续维持 1态
    • 有效电平输入时，如果触发器处于0 态，那就将0态变为 1态

• 置0（复位）输入端（R）：有效电平输入时，将触发器置为 0 态($Q=0和\overline{Q}=1$)

  • 有2种可能
    • 有效电平输入时，如果触发器处于1 态，那就将 1 态 变为 0 态
    • 有效电平输入时，如果触发器处于0 态，那就继续维持 0 态

• 原码输出端($Q$)：直接输出触发器的状态，是状态判定的核心依据

• 反码输出端($\overline{Q}$)：输出与 Q 互补的信号

• 1 状态：$Q=1、\overline{Q}=0，称触发器处于1状态$【这是规定】

• 0 状态：$Q=0、\overline{Q}=1，称触发器处于0状态$【这是规定】

• 置 1（置位）操作 ：$令Q=1、\overline{Q}=0，称为置1操作$

• 置 0 （复位）操作：$令Q=0、\overline{Q}=1，称为置0操作$

• 原态/初态：触发器接收触发信号之前的稳定状态，$用Q^n表示$【 时间维度的状态标记，而非实际电路的物理输出端】
• 新态/次态：触发器接收触发信号之后的稳定状态，$用Q^{n+1}或Q^{\ast }表示$【时间维度的状态标记，而非实际电路的物理输出端】
  • 触发信号输入前，物理输出和 $Q和\overline{Q}$ 的值都是原态，分别用 $Q^n和{\overline{Q}}^n表示$
  • 触发信号输入后，物理输出和 $Q和\overline{Q}$ 的值都是次态，分别用 $Q^{n+1}和{\overline{Q}}^{n+1}表示$

简单说：$Q^n和Q^{n+1}$ 是同一物理输出端 Q 在不同时间的取值，而非两个不同的输出引脚

13.3.2 或非门 SR 锁存器（高电平有效）

• 或非门的逻辑特性是分析的基础：只有所有输入为 0 时，输出才为 1；只要有一个输入为 1，输出就为 0
• 分析的基础逻辑公式：1+A = 1、0+A=A
• 锁存器的特性表（或功能表）：
  • 在数字电路中，特性表（又称功能表） 是用于直观描述触发器逻辑功能的表格，核心作用是清晰展示触发器的次态与现态、输入信号、时钟信号之间的对应关系
    
  • 特性表解读【以或非门为例】
    • 对于或非门锁存器是以高电平作为有效输入
    • 特性表中的 $Q$ 为现态(触发信号输入前 $Q$ 的状态，不对应电路图中的物理输出端 $Q$ )，$Q^{\ast }$ 为次态（触发信号输入后 $Q$ 的状态）
    • 实际电路图中有两个输出端 $Q和\overline{Q}$ ,二者互补，选一个输出端描述功能即可
    • 当 S = 0、R = 0 时 输入端均处于无效状态，触发器保持现状
      • 物理输出端Q的现态（触发信号输入前Q的状态）可能是 0，也可能是 1
        • 如果现态是 0 ，由于触发器保持现状的原因，次态（触发信号输入后Q的状态）还是 0
        • 如果现态是 1 ，由于触发器保持现状的原因，次态（触发信号输入后Q的状态）还是 1
    • 当 S = 1、R = 0 时，置1输入端有效，置0输入端无效，应该将触发器的稳定状态设置为 1 状态
      • 物理输出端Q的现态（触发信号输入前Q的状态）可能是 0，也可能是 1
        • 如果现态是 0 ，由于要将触发器设置为1状态，次态（触发信号输入后Q的状态）就是 1
        • 如果现态是 1 ，由于要将触发器设置为1状态，次态（触发信号输入后Q的状态）还是 1
    • 当 S = 0、R = 1 时，置1输入端无效，置0输入端有效，应该将触发器的稳定状态设置为 0 状态
      • 物理输出端Q的现态（触发信号输入前Q的状态）可能是 0，也可能是 1
        • 如果现态是 0 ，由于要将触发器设置为0状态，次态（触发信号输入后Q的状态）还是 0
        • 如果现态是 1 ，由于要将触发器设置为0状态，次态（触发信号输入后Q的状态）就是 0
    • 当 S = 1、R = 1 时，由于触发器置0输入端和置1输入端均有效，触发器状态不定【禁止的输入组合】
      • 物理输出端Q的现态（触发信号输入前Q的状态）可能是 0，也可能是 1
        • 如果现态是 0 ，由于触发器置0输入端和置1输入端均有效，次态（触发信号输入后Q的状态）状态不定
        • 如果现态是 1 ，由于触发器置0输入端和置1输入端均有效，次态（触发信号输入后Q的状态）状态不定

核心结论：

• 或非门锁存器输入端是高电平有效，当置1端处于高电平，置0 端处于低电平，锁存器处于稳定的 1状态($Q=1和\overline{Q}=0$)
• 或非门锁存器输入端是高电平有效，当置1端处于低电平，置 0 端处于高电平，锁存器处于稳定的 0状态($Q=0和\overline{Q}=1$)
• 或非门锁存器输入端是高电平有效，当置1端处于低电平，置 0 端处于低电平，锁存器处于保持不变，仍然处于稳定状态【0态或1 态】
  • 如果锁存器现态处于 1 状态，输入均为无效电平时，锁存器继续维持稳定的 1 状态（次态）
  • 如果锁存器现态处于 0 状态，输入均为无效电平时，锁存器继续维持稳定的 0 状态（次态）
• 或非门锁存器输入端是高电平有效，当置1端处于高电平，置 0 端处于高电平，锁存器处于无效态【是一组禁止输入组合】

13.3.3 与非门 SR 锁存器（低电平有效，常用）

• 与非门的逻辑特性是分析的基础：只有所有输入为 1 时，输出才为 0；只要有一个输入为 0，输出就为 1
• 分析的基础逻辑公式：$1\cdot A=A、0\cdot A=0$
• 核心结论：
  • 与非门锁存器输入端是低电平有效，当置1端处于低电平，置0 端处于高电平，锁存器处于稳定的 1状态($Q=1和\overline{Q}=0$)
  • 与非门锁存器输入端是低电平有效，当置1端处于高电平，置 0 端处于低电平，锁存器处于稳定的 0状态($Q=0和\overline{Q}=1$)
  • 与非门锁存器输入端是低电平有效，当置1端处于高电平，置 0 端处于高电平，锁存器处于保持不变，仍然处于稳定状态【0态或1 态】
    • 如果锁存器现态处于 1 状态，输入均为无效电平时，锁存器继续维持稳定的 1 状态（次态）
    • 如果锁存器现态处于 0 状态，输入均为无效电平时，锁存器继续维持稳定的 0 状态（次态）
  • 与非门锁存器输入端是低电平有效，当置1端处于低电平，置 0 端处于低电平，锁存器处于无效态【是一组禁止输入组合】

13.4 本节小节

本节围绕时序逻辑电路的基础单元展开：先明确触发器具有双稳态特性，能够稳定存储 1 位二进制信息，是寄存器、计数器、状态机等器件的底层基础；再引入时钟信号 CP，区分无时钟的异步触发器（锁存器）与按时钟同步更新的同步触发器。重点讲解 SR 锁存器，掌握有效电平、有效沿、原态与次态、置 1 与置 0 等核心概念，并理解两种结构的功能差异：或非门 SR 锁存器为高电平有效，与非门 SR 锁存器为低电平有效（工程常用）。二者都遵循“一端有效则置位或复位、两端均无效则保持原态、两端同时有效为禁止输入组合”的规则。理解本节内容是后续学习电平触发、脉冲触发与边沿触发等时钟触发器的重要基础。