《数字电路》| 第 14 节‑触发触发器的分类

14.1 本节导论

触发器是时序逻辑电路的基本单元，其核心价值在于能够“记住”一位二进制状态。本章围绕两条主线展开：一是触发方式，决定状态“何时更新”；二是逻辑功能，决定状态“更新成什么”。按触发方式，触发器可分为电平触发、脉冲触发和边沿触发三类；按逻辑功能，则有 SR、JK、T、D、T’ 五种基本类型。理解这两条主线，是掌握后续计数器、寄存器等时序电路的基础。

14.2 按是否依赖时钟信号 CP （控制状态更新的时机）

14.2.1 异步触发器（锁存器）

• 无时钟信号 CP 控制端口，状态更新直接由输入信号的电平变化触发，输入信号的任何有效电平跳变都会立即引起输出状态的改变，无需等待特定时序基准。
• 典型电路：或非门 RS 锁存器、与非门 RS 锁存器。

14.2.2 同步(时钟)触发器

• 必须具备时钟信号 CP 控制端口，状态更新仅在 CP 的有效触发区间内响应输入信号；当 CP 处于无效区间时，无论输入信号如何变化，触发器状态都保持不变。
• 典型电路：电平触发 RS 触发器、边沿触发 D/JK/T 触发器；
• 细分依据：CP 的有效触发区间（高电平 / 低电平 / 上升沿 / 下降沿），这是同步触发器内部的细分标准，不改变其 “依赖时钟同步” 的核心属性。

14.3 按触发方式划分（决定状态更新的时机，最常用分类）

14.3.1 电平触发型触发器

• 核心特征：仅在时钟信号（CP）处于有效电平（高电平或低电平）期间，触发器才响应输入信号，更新输出状态；当 CP 处于无效电平时，触发器锁存当前状态，不响应输入变化；
• 细分类型：高电平触发（CP=1 时有效）、低电平触发（CP=0 时有效）；
• 劣势：存在 “空翻” 现象（在 CP 有效电平期间，若输入信号多次变化，触发器状态会多次翻转，导致状态混乱），抗干扰能力较弱；
• 典型示例：基本 RS 锁存器（无时钟，直接由输入电平触发）、D 锁存器（74LS373）

14.3.2 脉冲触发型触发器（主从触发器）

• 核心特征：采用主 – 从两级锁存器串联结构，触发过程分 “采样 – 更新” 两个阶段；CP=1 期间，主锁存器响应外部输入信号并随输入变化（采样阶段），从锁存器锁存原状态不更新；CP 下降沿瞬间，主锁存器锁存采样最终状态，从锁存器接收主锁存器状态完成整体更新；CP=0 期间，主、从锁存器均锁存状态，输入变化不影响输出；
• 细分类型：主流为下降沿触发（依赖 CP 从 1→0 的跳变完成最终状态更新）；
• 劣势：存在一次变化现象——CP=1 期间输入信号只要发生过一次变化，主锁存器就会记录最终变化结果，导致触发器次态偏离 CP=1 初期的输入逻辑，抗干扰能力弱于边沿触发型；
• 典型示例：主从 JK 触发器（74LS72）、主从 RS 触发器。

脉冲触发型触发器（又称主从触发器）是为解决电平触发触发器的空翻问题而设计的同步触发器，核心特征是分两步完成状态更新：时钟有效电平期间采样输入，时钟跳变沿到来时才更新输出，实现 “采样 – 保持” 的分离，从根本上避免空翻。

核心结构与工作原理

• 主从触发器由主触发器和从触发器两级电平触发结构串联组成，以最典型的主从 JK 触发器为例（可解决 RS 触发器的不定态问题）
• 主触发器：电平敏感型，负责在时钟有效电平期间采样输入信号（如J、K）
• 从触发器：电平敏感型，其时钟为原时钟的反相信号，负责在时钟跳变沿到来时，接收主触发器的采样结果并更新输出
• 时钟配合（以时钟高电平有效、下降沿触发更新为例）：

  • 在CLK=1 期间，主触发器接收输入端（S、R或J、K）的信号，被置成相应的状态，而从触发器不动，输出Q保持原态

  • 在CLK 下降沿（从 1→0 跳变）到来时：主触发器关闭，锁定采样结果；从触发器打开，将主触发器的状态传递到输出端Q。

  • CLK=0 期间：主、从触发器均关闭，输出保持不变

    若CLK以低电平为有效信号，那么 Q 和 Q’的状态变化发生在CLK的上升沿（从 0→1 跳变）到来时

14.3.3 边沿触发型触发器【边沿采样 + 边沿更新】

• 核心特征：仅在时钟信号（CP）的 有效沿（上升沿或下降沿） 瞬间，触发器才响应输入信号，更新输出状态；CP 处于高电平、低电平或非有效沿期间，触发器均锁存当前状态，不响应输入变化；

• 核心特点：是仅在时钟信号（CLK）的上升沿或下降沿瞬间响应输入，时钟电平稳定期间完全封锁输入。

• 细分类型：上升沿触发（CP 从 0→1 跳变瞬间有效，标记为 “↑”）、下降沿触发（CP 从 1→0 跳变瞬间有效，标记为 “↓” 或 CP 端加小圆圈）；

• 优势：无空翻现象，状态更新精准、抗干扰能力强，是时序逻辑电路的主流选用类型；

• 典型示例：JK 触发器（74LS76，下降沿触发）、D 触发器（74LS74，上升沿触发）、T 触发器。

触发原理

• 利用时钟信号的跳变沿（上升沿↑或下降沿↓） 触发内部电路，仅在跳变瞬间打开输入通道，采样输入信号；时钟处于高电平或低电平的稳定阶段时，输入通道完全关闭，输入信号的任何波动都不会影响触发器状态。

14.4 按逻辑功能划分（决定输入与输出的逻辑关系）

14.4.1 SR触发器

• 凡在时钟信号作用下逻辑功能符合表5.6.1特性表所规定的逻辑功能者，无论触发方式如何，均称为SR触发器
  • SR触发器特性表
    
  • SR触发器的特征方程
    $$\{\begin{array}{l}{Q}^{\ast }=S+\overline{R}Q\\ S\cdot R=0(约束条件)\end{array}$$
  • SR触发器的状态转换图
    

14.4.2 JK 触发器

• 凡在时钟信号作用下逻辑功能符合表5.6.2特性表所规定的逻辑功能者，无论其触发方式如何，均称为JK触发器
  
  • JK触发器的特征方程：$Q^{\ast }=J\overline{Q}+\overline{K}Q$

14.4.3 T 触发器

• 当控制信号 T=1 时，每来一个时钟信号，它的状态就翻转一次；而当T=0时，时钟信号到达后它的状态保持不变。具备这种逻辑功能的触发器称为T触发器
  • T触发器的特性表
    
  • T触发器的特征方程：$Q^{\ast }=T\cdot \overline{Q}+\overline{T}\cdot Q$
  • T触发器的状态转化图
    

14.4.4 D 触发器【重点】

• 凡在时钟信号作用下逻辑功能符合表 5.6.4 特性表所规定的逻辑功能者，无论触发方式如何，均称为D触发器
• D触发器的特性表
  
• D触发器的特征方程:：$Q^{\ast }=D$

14.4.5 T’ 触发器

T’ 触发器是T 触发器的特殊工作模式，也是时序逻辑电路中实现状态翻转的核心单元，广泛用于计数器、分频器等电路。

• 特征方程：$Q^{\ast }=\overline{Q}$

14.5 电平触发器分类

14.5.1 按是否依赖时钟信号 CP （控制状态更新的时机）

• 无时钟 CP 的电平触发锁存器 【异步触发器】
  • 基本RS锁存器
  • 无时钟的 D 锁存器 → 异步器件（极少用，一般不纳入电平触发同步触发器范畴）
• 带时钟 CP 的电平触发器【同步触发器】
  • 根据时钟有效电平的不同，分为两种类型：

    • 高电平触发

      • 有效区间：CP=1 期间，输入信号可改变触发器状态；
      • 无效区间：CP=0 期间，输入信号被封锁，触发器保持原态
      • 电路符号：时钟端标注 CP，无额外标记。

    • 低电平触发

      • 有效区间：CP=0 期间，输入信号可改变触发器状态；
      • 无效区间：CP=1 期间，输入信号被封锁，触发器保持原态
      • 电路符号：时钟端标注 $\overline{CP}$ ，或加小圆圈标记。

14.6 常用的电平触发器

14.6.1 同步SR触发器

• 图形符号

• CLK输入端未带圈，时钟信号是高电平有效

  • CLK为 高电平时，同步RS触发器的逻辑功能和基本RS触发器的逻辑功能一样
  • CLK为 低电平时，同步RS触发器 禁止输入，触发器保持原态

• 特性表
  

14.6.2 带异步（直接）置位、复位端的电平触发RS触发器

只是这两个端口不受时钟控制

• 图形符号
  
  • CLK输入端未带圈，时钟信号是高电平有效
  • $\overline{S_D}$：称为异步置位（置1）端，低电平有效，不受时钟CP控制的端口
  • $\overline{R_D}$：称为异步复位（置0）端，低电平有效，不受时钟CP控制的端口
  • 触发器在时钟信号控制下正常工作时应使$\overline{S_D}$和$\overline{R_D}$处于无效状态，即 $\overline{R_D}=1和\overline{S_D}=1$
  • $使用\overline{R_D}或\overline{S_D}对触发器进行复位或置位应当在CLK无效期间进行$
  • 异步端口的优先级是 “强制干预”，而非改变触发机制
  • 遵循 “异步端口优先，时钟端口其次，输入端口最后” 的原则：
  • 异步端口常用于上电初始化
    • 通过异步端口直接将触发器置为指定初始状态，无需等待时钟信号，这是异步端口最核心的用途。
  • $当\overline{R_D}=1和\overline{S_D}=1，CLK=1时，带异步端口的同步RS触发器的逻辑功能和基本RS触发器的逻辑功能一样$
  • $当\overline{R_D}=1和\overline{S_D}=1，CLK=0时，带异步端口的同步RS触发器禁止输入，触发器保持原态$
  • 特性表
    

14.6.3 电平触发D触发器（D型锁存器）

• 电平触发 D 触发器（又称D 型锁存器）是电平触发同步触发器的典型类型，核心功能是在时钟有效电平期间，将输入信号 D 直接锁存到输出端；时钟无效时，输出保持原态。它解决了电平触发 SR 触发器 SR=0 的约束问题，逻辑结构更简洁。
• 图形符号
  

日常应用中，电平触发 D 触发器通常指带时钟的同步型 D 型锁存器。

• 特性表
  
• CLK 是高电平有效
  • 当 CLK=1 时 ，$Q^{n+1}=D$（输出随输入 D 实时变化）
  • 当 CLK=0 时：$Q^{n+1}=Q^n$（输出保持原态，封锁输入 D）
  • 当 CLK=1 和 D= 0 时 ，触发器稳定在 0 态
  • 当 CLK=1 和 D= 1 时 ，触发器稳定在 1 态
  • 当 CLK=0 ，输入 D 被完全封锁（处于逻辑上的不可用状态），触发器稳定在 原态
    • 现态为 0，次态就为 0
    • 现态为 1，次态就为 1

14.6.4 带异步置位 / 复位端的 D 型锁存器

实际应用中，D 型锁存器常集成异步(直接)置位端 $\overline{S_D}$ 和 异步(直接)复位端 $\overline{R_D}$，规则如下：

• 异步端优先级最高（不受 CLK 控制，低电平有效）

$$\begin{gathered} \overline{S_D}=0，\overline{R_D}=1\to 强制Q=1（异步（直接）置1）要在CLK无效期间进行 \\ \overline{S_D}=1，\overline{R_D}=0\to 强制Q=0（异步（直接）置0）要在CLK无效期间进行 \\ \overline{S_D}=1，\overline{R_D}=1\to 触发器按电平触发规则工作：CLK有效时，Q=D，无效时，保持原态。 \\ \overline{S_D}=0，\overline{R_D}=0\to 无效态（禁止使用） \end{gathered}$$

• 特性表
  

异步置 1，不管现态是啥，强制将次态置 1
异步置 0，不管现态是啥，强制将次态置 0

14.7 常用脉冲触发器

14.7.1 主从 JK 触发器

• 主从 JK 触发器是应用最广的脉冲触发型触发器，解决了主从 RS 触发器 S=R=1的不定态问题
• 端口定义
  
• 图形符号
  
• 特性表
  
• J、K 是高电平有效，CLK也是高电平有效
• 若J=0，K=0 ，触发器保持原态
• 若J=1，K=0，在 CLK=1 期间，主触发器稳定在 1 态，待下降沿（从 1→0 跳变）到来时，从触发器也稳定在 1 态
• 若J=0，K=1，在 CLK=1 期间，主触发器稳定在 0 态，待下降沿（从 1→0 跳变）到来时，从触发器也稳定在 0 态
• 若J=1，K=1，在每个 CLK=1 期间，主触发器会根据自身现态完成一次且仅一次翻转
  • 若主触发器现态为 0 → 翻转一次→次态就为 1 ，并锁定
  • 若主触发器现态为 1 → 翻转一次→次态就为 0 ，并锁定
  • 在这个过程中，从触发器保持原态不变，输出端 Q 没有任何变化
  • 等到有效沿（下降沿）到来那一瞬间，将主触发器的输出状态复制到从触发器的输出端，完成输出端的更新

特别要注意：J=1,K=1 时的 “一次翻转” 是主从结构的固有属性，它能避免空翻，所以 CLK=1 期间，输入尽量稳定
输出更新只发生在下降沿瞬间，CLK=1期间输出始终不变。
若J=1，K=1，在每个 CLK=1 期间，主触发器只会翻转一次，是由主从JK触发器的电路结构决定的

为啥只会翻转一次

• 核心原因是 主触发器的 “自锁特性” + 主、从触发器之间无反馈通路
  • 主触发器的本质：电平触发的 JK 锁存器
    • 只要锁存器打开（CLK=1），理论上状态会随输入反复翻转—— 但主从结构的设计，从根源上阻止了这种 “反复翻转”
  • 自锁的关键：主、从触发器无反馈通路
    • 主从 JK 触发器的结构是 “主触发器→从触发器” 的单向传递，没有从输出端 Q 回到主触发器的反馈信号
    • 翻转触发阶段：
      • CLK =1到来时，主触发器的初始状态是确定的（0态 或 1态），此时 J=1、K=1 有效，主触发器会基于初始状态完成一次翻转（0→1 或 1→0）
    • 自锁维持阶段：翻转完成后，主触发器的新状态 没有反馈信号驱动它再次变化，哪怕 CLK=1 期间 J/K 发生波动，也没有额外的 “动力” 让主触发器再翻回去 —— 它会锁定在翻转后的稳态

电路结构层面的推导

• 当J=1，k=1 时【主触发器的初始状态是确定的（0态 或 1态）】，

  • 假设主触发器的现态为$Q_{主}^n=0，\overline{Q_{主}^n}=1$，从触发器复制主触发器的现态 ，从触发器的现态也为为$Q_{从}^n=0，\overline{Q_{从}^n}=1$，

  • CLK=1 到来时，主触发器开始翻转

    • 主触发器解锁，从触发器上锁
      • 主触发器的输出$\overline{Q_{主}^{n+1}}=\overline{\overline{CLK\cdot J\cdot \overline{Q_{从}^n}}\cdot \overline{Q_{主}^n}}=\overline{\overline{1\cdot 1\cdot 1}\cdot 1}=1，\overline{Q_{主}^{n+1}}=0主触发器置1$
      • 当主触发器发生一次翻转后，从触发器的输出仍然没有变化（因为CLK=1期间，从触发器的时钟信号为0，使得从触发器处于封锁状态），但是主触发器内部的反馈回路会立即生效,使得主触发器的输出稳定在 1 态$即Q_{主}^{n+2}=\overline{\overline{CLK\cdot J\cdot \overline{Q_{从}^n}}\cdot \overline{Q_{主}^{n+1}}}=\overline{\overline{1\cdot 1\cdot 1}\cdot 0}=1$
      • 待有效沿（下降沿）到来时（时钟信号由1→0），在这一时刻，主触发器的时钟信号为0，使得主触发器被封锁，而从触发器的时钟信号为 1 ，使得从触发器解锁
        • 从触发器的输出 $Q_{从}^{n+1}=\overline{\overline{\overline{CLK}\cdot Q_{主}^n}\cdot \overline{Q_{从}^n}}=\overline{\overline{1\cdot 1}\cdot 1}=1，\overline{Q_{从}^{n+1}}=0，从触发器置1$

  • 假设主触发器的现态为$Q_{主}^n=1，\overline{Q_{主}^n}=0$，从触发器复制主触发器的现态 ，从触发器的现态也为为$Q_{从}^n=1，\overline{Q_{从}^n}=0$，

  • CLK=1 到来时，主触发器开始翻转

    • 主触发器解锁，从触发器上锁
      • 主触发器的输出$\overline{Q_{主}^{n+1}}=\overline{\overline{CLK\cdot K\cdot Q_{从}^n}\cdot Q_{主}^n}=\overline{\overline{1\cdot 1\cdot 1}\cdot 1}=1，Q_{主}^{n+1}=0主触发器置0$
      • 当主触发器发生一次翻转后，从触发器的输出仍然没有变化（因为CLK=1期间，从触发器的时钟信号为0，使得从触发器处于封锁状态），但是主触发器内部的反馈回路会立即生效,使得主触发器的输出稳定在 0 态$即\overline{Q_{主}^{n+2}}=\overline{\overline{CLK\cdot K\cdot Q_{从}^n}\cdot Q_{主}^{n+1}}=\overline{\overline{1\cdot 1\cdot 1}\cdot 0}=1,Q_{主}^{n+2}=0$
      • 待有效沿（下降沿）到来时（时钟信号由1→0），在这一时刻，主触发器的时钟信号为0，使得主触发器被封锁，而从触发器的时钟信号为 1 ，使得从触发器解锁
        • 从触发器的输出 $\overline{Q_{从}^{n+1}}=\overline{\overline{\overline{CLK}\cdot \overline{Q_{主}^n}}\cdot Q_{从}^n}=\overline{\overline{1\cdot 1}\cdot 1}=1，Q_{从}^{n+1}=0，从触发器置0$

    主触发器完成翻转后的等效输入状态—— 主触发器初态 0→翻转为 1 后，就等效于 J=1,K=0 的置 1 效果；主触发器初态 1→翻转为 0 后，等效于 J=0,K=1 的置 0 效果

主触发器工作流程

主从 JK 触发器和电平 RS 触发器的主要区别

• 电平 RS 触发器：CLK 有效期间，输入实时驱动输出变【电平采样 + 电平更新】
• 主从 JK 触发器：CLK 有效期间采样锁稳态，有效沿到来输出才变【电平采样 + 边沿更新】

14.7.2 具有多输入端的主从JK触发器

• 图形符号
  
• 如果用特性表描述它的逻辑功能，$则应以J代替J_1、J_2和K代替K_1、K_2$

14.8 常见边沿触发器

14.8.1 边沿 D 触发器

• 边沿 D 触发器是一种仅在时钟信号跳变沿（上升沿 / 下降沿）响应输入的同步时序器件，核心功能是将输入信号 D 锁存并输出
  • 它的核心特点是时钟电平稳定期间，输入 D 的任何波动都不会影响输出，彻底解决了电平触发器的空翻问题和主从触发器的一次翻转缺陷。

根据触发沿的不同，分为两种：

上升沿触发 D 触发器

• 符号特征：CLK 端加三角标记，无小圆圈；
• 触发时机：CLK 从 0→1 跳变的瞬间。
• 电路图
  
• 特性表
  
• 功能特点
  • 仅在**有效沿（上升沿 ↑ 或下降沿 ↓ ）**那一瞬间，进行输入采样和状态更新，实现 置 1 / 置 0 功能
• 工作原理（以维持 – 阻塞型上升沿 D 触发器为例）
  • 封锁阶段：CLK=0，D触发器保持原态
    • 原态是0，次态就是 0
    • 原态是1，次态就是 1
  • 采样更新阶段：CLK 处于上升沿（0→1），D触发器的次态等于时钟有效沿瞬间的输入 D 值
  • 维持阻塞阶段：CLK=1，D触发器保持原态
    • 原态是0，次态就是 0
    • 原态是1，次态就是 1

下降沿触发 D 触发器

• 符号特征：CLK 端加三角标记 + 小圆圈；
• 触发时机：CLK 从 1→0 跳变的瞬间

带异步端口的边沿D触发器

• 电路图
  

14.8.2 维持阻塞触发器

• 维持 – 阻塞触发器是最典型的上升沿触发型边沿触发器，核心是通过内部的维持线和阻塞线，实现仅在时钟上升沿瞬间采样输入、电平期间完全封锁输入的功能，彻底解决了电平触发器的空翻问题和主从触发器的一次翻转缺陷。

最常用的是 维持 – 阻塞型 D 触发器

维持阻塞结构边沿触发SR触发器

• 维持 – 阻塞结构边沿触发 SR 触发器 是在维持 – 阻塞 D 触发器基础上演变而来的上升沿触发器件，核心通过维持线和阻塞线实现仅在 CLK 上升沿响应 、 输入，电平期间完全封锁的功能，同时解决了基本 RS 触发器的空翻问题
  • 维持 – 阻塞边沿 SR 触发器仍需遵守 S⋅R=0 的约束
  • 不存在空翻问题
  • 抗干扰性强
  • 上升沿触发
• 电路图
  

维持 – 阻塞型 D 触发器【最常用】

• 维持 – 阻塞型 D 触发器是上升沿触发的边沿触发器，核心通过内部维持线和阻塞线的反馈作用，实现仅在时钟上升沿瞬间采样输入 D，时钟电平稳定期间完全封锁输入的功能，彻底解决了电平触发器的空翻问题
  • 触发方式：上升沿触发
  • 核心原理：维持 – 阻塞反馈线
  • 输入信号：单输入 D
  • 缺陷：无空翻缺陷
  • 适用场景：寄存器、移位寄存器
• 电路图
  

带异步置位、复位端和多输入端的维持阻塞 D 触发器

利用门电路传输延迟时间的边沿触发器

• 这类边沿触发器是不依赖维持 – 阻塞反馈线，而是利用门电路固有的传输延迟时间差实现仅在时钟跳变沿响应输入的时序器件，常见结构为主从型边沿 JK 触发器（下降沿触发），核心逻辑是：通过延迟差让主触发器仅在时钟跳变沿瞬间采样输入，电平期间自动封锁。
  • 门电路的传输延迟：信号通过任何一个逻辑门（与非门、或非门）都需要一定时间，记为$t_{pd}$
  • 利用这个特性，让主触发器的时钟信号比从触发器的时钟信号多经过一级门电路，产生一个微小的延迟差，从而实现边沿触发。

利用传输延迟的边沿 JK 触发器

• 该触发器是下降沿触发的边沿型器件，核心原理是利用门电路固有传输延迟时间差，让主触发器仅在 CLK 下降沿（1→0）的极短窗口内采样输入，彻底解决传统主从 JK 触发器的 “一次翻转” 缺陷，实现仅对时钟下降沿瞬间的 、 信号敏感的特性

• 电路图
  

• 特性表
  

• 核心特点

  • 触发方式：下降沿触发
  • 核心原理：门电路传输延迟差
  • 输入信号：双输入 J、K
  • 缺陷：无一次翻转、无空翻
  • 适用场景：计数器、分频器

注意事项

• 这类触发器的延迟时间 $t_{pd}$ 是硬件固有属性，无法人为调整，决定了触发器的最高工作频率；
• 必须保证 $t_{pd}$ 足够小，否则会导致采样窗口过大，降低抗干扰能力

14.8.3 T触发器

• T 触发器是一种同步时序逻辑器件，核心功能是通过输入信号 T 控制输出状态：时钟有效沿触发时，T=1 翻转、T=0 保持，无独立集成芯片，需由 JK/D 触发器转换实现。
  • 特殊形态 ——T’ 触发器：当 T 恒接 1 时，T 触发器变为T’ 触发器，每来一个时钟有效沿，输出就翻转一次，常用于二分频电路和二进制计数器。
  • 无电平触发的 T 触发器，避免空翻
  • 电路图【CLK下降沿有效】
    
  • 简化特性表
    
• 常见实现方式
  
• 由边沿 JK 触发器转换：将 J、K 端短接作为 T 输入【推荐】
• $由边沿D触发器转换：在D端外接异或门，输入为T和Q^n,即D=T\oplus Q^n$

14.9 本节小结

本章围绕触发器，核心是触发方式（决定何时更新）与逻辑功能（决定更新成什么）两条主线。按触发方式分：电平触发（有效电平期间响应，有空翻）、脉冲触发（主从结构，电平期间采样、跳变沿更新，有一次翻转）、边沿触发（仅跳变沿采样更新，无空翻、抗干扰强，为主流）。按逻辑功能分：SR（受 $S\cdot R=0$ 约束）、JK（$Q^{\ast }=J\overline{Q}+\overline{K}Q$）、T（$Q^{\ast }=T\overline{Q}+\overline{T}Q$）、D（$Q^{\ast }=D$，最常用）、T’（$Q^{\ast }=\overline{Q}$）。常用电路：电平触发有同步 SR 和 D 型锁存器（常带异步置位/复位端），脉冲触发以主从 JK 为代表（注意 J=K=1 的一次翻转），边沿触发有边沿 D、维持-阻塞及利用门电路传输延迟的边沿 JK。实际设计优先选用边沿触发器件以保证时序稳定。