电源完整性与去耦设计：为什么你放了很多电容，板子还是不稳定？

很多 PCB 问题，最后都会绕回到电源上。板子能上电，不代表电源是“干净”的；万用表量到 3.3 V，也不代表芯片真正吃到的是稳定的 3.3 V。

工程中经常会遇到这些现象：

• MCU 偶发复位；

• ADC 采样低几位乱跳；

• FPGA 或高速接口偶发错误；

• 运放输出底噪偏高；

• 某个模块一工作，另一个模块就异常；

• 示波器一看，电源线上全是毛刺和振铃；

• 明明放了很多 0.1 μF，问题还是没解决。

这些问题背后，很多都不是“电容数量不够”，而是电源完整性和去耦设计没有想清楚。去耦电容不是装饰品，也不是 BOM 里固定填几个 0.1 μF 就完事。它真正要解决的是：当芯片内部瞬间需要电流时，能不能在最近的位置、以最低阻抗、最小回路面积，把这股电流提供出来。

本文聊一聊电源完整性与去耦设计：电容怎么选、怎么放、为什么每个电源脚都要去耦，以及为什么“放了电容”不等于“做好了去耦”。

电源完整性的本质：芯片需要的是瞬态电流，不只是直流电压

很多人理解电源，只看两个指标：

• 电压对不对；

• 电流够不够。

比如芯片需要 3.3 V，电源芯片能输出 3.3 V，电流能力也足够，于是就觉得供电没问题。但对高速数字芯片、ADC、DAC、FPGA、MCU 来说，真正麻烦的是瞬态电流。

芯片内部大量 CMOS 管在翻转时，会在极短时间内从电源拉取电流。这个电流不是平滑的直流，而是一串高频脉冲。

如果这个瞬态电流不能从芯片附近获得，就只能从更远的电源路径上拉取。路径一长，寄生电感和寄生电阻就会产生压降和噪声：

• 电源脚电压下陷；

• 地电位抬升；

• 电源纹波增大；

• 信号参考点晃动；

• 数字边沿引起模拟噪声；

• EMI 变差。

所以电源完整性要解决的不是“有没有 3.3 V”，而是：在芯片切换的瞬间，电源网络阻抗够不够低。

图1：不同去耦电容阻抗随频率变化

去耦不是滤波那么简单，而是给瞬态电流找最近的回路

很多人把去耦电容理解为滤波电容：电源上有噪声，所以放个电容滤掉。

这个说法不算错，但不完整。

去耦电容更重要的作用，是为芯片提供局部瞬态电流。芯片一翻转，需要一股很快的电流，最近的去耦电容应该立刻提供这股电流，然后电源系统再慢慢给电容补能。

也就是说，去耦电容和芯片之间形成了一个局部电流回路。

这个回路越小，寄生电感越小；
寄生电感越小，高频阻抗越低；
高频阻抗越低，电源噪声越小。

所以去耦设计的核心不是“电容值多大”，而是：

• 电容离电源脚有多近；

• 电容到地的路径有多短；

• 回路面积有多小；

• 电容和电源/地平面连接是否低阻抗；

• 高频电流是否能就近闭合。

一句话：去耦电容不是放在电源线上，而是放在电流回路里。

图2：SOIC 封装的去耦布局示例

为什么 0.1 μF 很常见，但不是万能答案？

在很多原理图里，每个电源脚旁边都会放一个 0.1 μF。这是非常常见的经验做法。

但问题是，0.1 μF 不是万能电容。

真实电容并不是理想电容，它有：

• ESR：等效串联电阻；

• ESL：等效串联电感；

• 封装寄生参数；

• 焊盘和过孔寄生参数；

• 布线路径寄生参数。

在低频时，电容表现得像电容；到了较高频率，寄生电感开始占主导，电容反而会表现得像电感。

也就是说，一个 0.1 μF 电容只能在某一段频率范围内有效。超过它的有效频段，它的阻抗不一定低。

需要注意不同去耦电容的阻抗随频率变化。不同容值、不同封装、不同介质的电容，其低阻抗频段并不相同。

常见做法是并联不同容值的电容，例如：

• 10 μF：负责较低频能量储备；

• 1 μF：负责中频电流需求；

• 0.1 μF：负责较高频去耦；

• 0.01 μF 或更小：用于更高频局部旁路，视具体芯片和频段而定。

但是要注意：并联多个电容不等于一定更好，布局和寄生参数同样关键。

如果小电容离电源脚很远，它的高频作用会大打折扣；如果电容通过长走线接地，高频电流照样无法就近闭合。

图3：不同去耦电容阻抗 VS 频率

每个电源引脚为什么都要去耦？

为什么每个电源引脚都需要去耦？原因很简单：每个电源脚都可能对应芯片内部不同的电流需求。

对于一个复杂芯片来说，多个电源脚并不是简单并在一起的“同一个点”。它们可能分别服务于：

• 数字核心；

• I/O Bank；

• PLL；

• ADC 模拟电源；

• DAC 模拟电源；

• 参考源缓冲；

• 时钟模块；

• 高速接口模块。

如果只在芯片一侧放几个电容，以为整个芯片都能共享，往往会出现问题。

因为高频电流不会“乖乖绕远路”。它更依赖低电感路径。如果某个电源脚旁边没有去耦电容，它的瞬态电流就可能从别的电源脚附近绕过来，引起：

• 电源脚之间相互污染；

• 数字噪声耦合到模拟电源；

• PLL 抖动增加；

• ADC/DAC 动态性能下降；

• I/O 翻转影响核心电源。

所以实战中建议：

• 每个电源脚附近至少放置一个小容量去耦电容；

• 高频敏感电源脚优先就近放置；

• 模拟电源、数字电源、PLL 电源分别处理；

• 不要让多个电源脚共享一颗距离很远的去耦电容；

• 去耦电容到电源脚、到地平面的连接都要短而粗。

图4：为什么每个电源引脚都需要去耦

去耦电容到底应该放在哪里？

去耦电容的摆放优先级，可以用一句话概括：小电容靠近电源脚，大电容靠近电源入口或电源分配节点。

具体来说：

1. 高频小电容要贴近芯片电源脚

比如 0.1 μF、0.01 μF 这类小电容，主要负责高频瞬态电流，应尽量靠近芯片电源脚。

理想情况下：

• 电容一端直接连电源脚；

• 另一端通过最短路径接地；

• 最好直接打地过孔接入完整地平面；

• 电源脚、电容、地过孔形成最小回路。

2. 中等电容放在芯片附近

比如 1 μF，可放在芯片附近，承担中频能量补充。

3. 大电容放在电源入口或负载区域附近

比如 10 μF、22 μF、47 μF，更多承担局部储能和低频纹波抑制，通常放在：

• 电源输入接口附近；

• DC-DC 输出端；

• LDO 输入/输出端；

• 某个电源域入口；

• 大电流负载附近。

4. 不要只看“直线距离”，要看电流回路

有些板子看起来电容离芯片很近，但电容接地绕了很远，或者没有就近地过孔，这种去耦效果并不好。

判断去耦位置是否合理，不是只看坐标距离，而是看：

• 电源脚到电容的路径；

• 电容到地平面的路径；

• 地返回到芯片的路径；

• 整个高频电流环路面积。

封装不同，去耦方式也不同

我们常常用到SOIC、LQFP/LFCSP 等各种芯片封装，需要特别注意所用的封装，因为封装不同，电源脚位置不同，走线和过孔策略也不同。

SOIC / TSSOP 类封装

这类封装引脚在两侧，电源脚通常从芯片边缘引出。去耦电容可以比较容易地靠近电源脚摆放。

设计要点：

• 电容贴近电源脚；

• 电容地端就近打孔；

• 走线尽量短；

• 不要让电源先绕一圈再进电容。

LQFP 类封装

LQFP 引脚分布在四周，电源脚可能分布在多个边。要避免只在某一侧集中放电容。

设计要点：

• 每个电源脚附近安排对应去耦；

• 电容尽量围绕芯片分布；

• 电源/地平面配合使用；

• 避免多个电源脚共用长路径去耦。

LFCSP / QFN / BGA 类封装

这类封装引脚密度更高，常常需要依赖过孔、电源平面和地平面来实现低阻抗连接。

设计要点：

• 使用完整地平面；

• 合理布置电源过孔和地过孔；

• 去耦电容尽量靠近对应电源球/焊盘；

• 高频去耦优先靠近芯片底部或背面；

• 减小过孔电感和回路面积。

封装越小、边沿越快、频率越高，去耦布局越不能随便。

图5：LQFP/LFCSP 去耦布局示例

电源平面和地平面：天然的低阻抗电容结构

在多层板中，电源平面和地平面不仅用于分配电源，也会形成平面电容。

当电源层和地层相邻、间距较小时，两者之间会形成分布式电容，有助于降低高频电源阻抗。

这也是为什么高速板和高精度混合信号板通常需要完整地平面。

地平面的作用包括：

• 提供低阻抗返回路径；

• 降低回路面积；

• 降低寄生电感；

• 为去耦电容提供良好参考；

• 改善 EMI；

• 稳定信号参考点。

如果地平面被随意切割，高频返回电流就会被迫绕路，电源噪声和 EMI 往往会变差。

所以在电源完整性设计中，一个基本原则是：去耦电容必须配合完整、低阻抗的地平面使用。

如果没有良好的地平面，电容再多，也可能只是“看起来很努力”。

DC-DC 是供电系统里的主要噪声源

在混合信号 PCB 中，DC-DC 开关电源通常是最需要重点处理的供电模块。

它的问题不在于不能用，而是必须控制好噪声。

DC-DC 中最危险的部分是高 di/dt 开关回路，包括：

• 输入电容；

• 开关管；

• 二极管或同步整流管；

• 电感；

• 输出电容；

• 开关节点 SW。

如果这些器件摆放不紧凑，开关电流回路面积过大，就会带来严重噪声：

• 电源纹波增大；

• 高频尖峰增加；

• 磁场耦合到模拟前端；

• ADC 采样出现杂散；

• EMI 测试变困难。

对 DC-DC 相关供电，建议：

• DC-DC 应远离 ADC 等敏感模拟器件；

• 模拟电源不建议直接由 DC-DC 供电；

• 必要时使用 LDO 或 C-L-C 滤波；

• DC-DC 滤波器应靠近 DC-DC；

• 供电区域应单独规划。

因此，DC-DC 的布局建议是：

• 放在板边或相对独立区域；

• 远离 ADC、运放、参考源、晶振；

• 输入电容紧贴电源芯片输入和地；

• SW 节点面积尽可能小；

• 电感靠近芯片，但远离敏感模拟线；

• 输出电容靠近电感和负载方向；

• 模拟电源经过 LDO 或滤波后再进入模拟区。

图5：供电系统优先级与模拟电源建议

图6：DC-DC 电源滤波与布局建议

模拟电源和数字电源：可以同源，但不要同路污染

混合信号系统里，经常会有 AVDD 和 DVDD。

很多人纠结的问题是：模拟电源和数字电源到底要不要完全分开？

更实际的判断是：数字电源噪声会不会通过供电路径进入模拟电源？

如果 AVDD 和 DVDD 直接从同一个噪声较大的电源节点拉出来，而且没有滤波和局部去耦，那么数字电流的瞬态噪声很容易污染模拟电源。

尤其是 ADC、DAC、PLL、参考源这类模块，对电源噪声非常敏感。

常见处理方式：

• 数字电源可由主 DC-DC 直接供电；

• 模拟电源建议通过 LDO 或 LC/CLC 滤波；

• 参考源电源单独滤波；

• PLL 电源单独去耦；

• AVDD 与 DVDD 分别就近去耦；

• 模拟供电路径不要穿过数字大电流区域。

需要注意的是，模拟电源和数字电源是否“分网”，不是最关键的。关键是电源噪声有没有被隔离，瞬态电流有没有就地闭合，地返回路径有没有被控制。

去耦设计的常见错误

错误 1：电容离芯片太远

原理图上有电容，不代表 PCB 上有效。
高频去耦电容如果离电源脚太远，其寄生电感会让高频阻抗明显升高。

错误 2：电容集中放在一排

有些工程师为了布局整齐，把所有去耦电容排成一排。
这样看起来漂亮，但可能离实际电源脚很远，去耦效果很差。

错误 3：多个电源脚共用一个远端电容

多个电源脚共享远处一颗电容，会导致电流路径变长，也容易造成电源脚之间串扰。

错误 4：只接电源，不重视接地

去耦电容的地端如果没有低阻抗接入地平面，高频电流无法闭合，效果会大打折扣。

错误 5：小电容放得远，大电容放得近

高频小电容应该更靠近芯片电源脚；大电容可以相对远一些。
如果顺序反了，高频去耦会变差。

错误 6：DC-DC 离模拟前端太近

DC-DC 的开关节点、电感和脉冲电流回路很容易污染小信号模拟区域。

错误 7：地平面被切碎

地平面切割可能让返回电流绕路，反而增加噪声和 EMI。

总结：电源完整性不是多放电容，而是降低电源网络阻抗

最后总结几个关键原则：

去耦设计不是在 PCB 上“摆电容”，而是在芯片周围设计一条最低阻抗的瞬态电流回路。