芯片，作为现代科技的“心脏”，其研发与生产是一套横跨多个学科的复杂系统工程。从最初的设计构想，到最终的成品交付，每个环节都充斥着专属的专业术语，这些术语既是行业沟通的“通用语言”，也是理解芯片产业的关键钥匙。本文将聚焦芯片设计、制造、封装测试三大核心环节，梳理并解析其中最常用的核心专业术语，带大家走进芯片的“技术密码”世界。
一、芯片设计环节：从创意到蓝图
芯片设计是芯片产业的“源头”，核心是将功能需求转化为可被制造的电路版图，这一环节涉及逻辑构建、性能优化等多个维度，关键术语如下：
1. IP（Intellectual Property，知识产权核）
并非我们熟知的网络IP，而是芯片设计中可复用的“功能模块”。芯片设计复杂度极高，从头开发所有功能成本高、周期长，因此行业内会将成熟的功能模块（如CPU核心、GPU核心、USB接口控制器、DDR内存控制器等）封装成IP，供设计公司直接复用。IP分为硬核（已完成物理设计，性能稳定但灵活性低）、软核（仅提供逻辑描述，可适配不同工艺）和固核（介于两者之间），优质IP是芯片设计高效落地的重要支撑。
2. RTL（Register Transfer Level，寄存器传输级）
芯片设计的核心描述层级，也是数字芯片设计的关键阶段。设计师通过硬件描述语言（如Verilog、VHDL），在RTL层级描述芯片内部寄存器与数据之间的传输、运算逻辑，明确“数据如何在芯片内流动并完成处理”。RTL代码是芯片设计的“核心蓝图”，后续的仿真、综合等环节均基于此展开，其设计质量直接决定芯片的性能、功耗和面积。
3. 综合（Synthesis）
连接RTL设计与物理设计的“桥梁”。简单来说，综合工具会将抽象的RTL代码，转化为具体的门级电路网表（描述芯片内逻辑门、触发器等元件的连接关系），并结合特定的半导体工艺库，完成逻辑优化——在满足功能需求的前提下，尽可能降低芯片功耗、缩小面积、提升速度。综合的核心目标是实现“设计指标与工艺可行性的平衡”，是芯片设计中承上启下的关键步骤。
4. DRC/LVS（Design Rule Check/Layout Versus Schematic）
芯片物理设计阶段的两大核心验证手段，用于保障设计版图的“可制造性”和“正确性”。DRC即设计规则检查，会依据晶圆代工厂提供的工艺规范，检查版图是否存在违反制造要求的缺陷（如线宽过窄、间距过小、孔道缺失等），避免因设计问题导致芯片无法制造；LVS即版图与原理图一致性检查，对比物理版图与前期的门级网表，确保版图准确还原了设计的逻辑功能，没有出现短路、开路或元件错连等问题。两者是芯片设计流片前的“必经检验”，直接决定芯片能否顺利量产。
5. GDSII（Graphic Data System II）
芯片物理设计的最终交付格式，也是设计公司向晶圆代工厂提交的“生产图纸”。GDSII文件以二进制形式，精确记录了芯片版图的所有物理信息（包括金属层、介质层、掺杂区的图形、位置和尺寸），代工厂将依据该文件制作掩膜版，开展后续的晶圆制造。可以说，GDSII是芯片设计成果的“最终载体”，其完整性和准确性直接影响芯片制造的成败。
二、芯片制造环节：从蓝图到晶圆
芯片制造是将设计蓝图转化为实体芯片的过程，被誉为“现代工业皇冠上的明珠”，涉及数百道精密工序，核心术语聚焦于工艺、材料和关键流程：
1. 工艺节点（Process Node）
衡量半导体工艺先进程度的核心指标，通常以“纳米（nm）”为单位，如7nm、5nm、3nm等。早期工艺节点直接对应芯片内金属导线的最小线宽，线宽越窄，单位面积内可集成的晶体管数量越多，芯片性能越强、功耗越低；如今先进工艺节点更多是厂商的“技术代号”，但仍代表工艺的综合先进水平——节点数值越小，工艺越先进，制造难度和成本也越高。目前全球顶尖工艺已进入3nm量产阶段，2nm工艺处于研发攻坚期。
2. 掩膜版（Mask）
芯片制造的“光刻模板”，本质是一块镀有特定遮光图形的石英玻璃。在光刻环节，光刻机将掩膜版上的电路图形，通过光线投射到涂有光刻胶的晶圆上，实现电路图形的“转移”。掩膜版的制作精度要求极高，且每个工艺层都需要对应的掩膜版，先进工艺的掩膜版数量可达数十层，其制作成本高昂（7nm工艺掩膜版成本超千万美元），是芯片制造的重要成本来源之一。
3. 光刻（Lithography）
芯片制造的“核心灵魂工序”，也是决定工艺节点的关键技术。其原理类似“高精度照片冲印”：先在晶圆表面涂抹光刻胶（遇光会发生化学变化），再通过光刻机将掩膜版上的电路图形投射到光刻胶上，曝光后的光刻胶经显影处理，形成与掩膜版一致的“图形轮廓”，后续工序可基于该轮廓对晶圆进行刻蚀、掺杂等操作。光刻技术的核心指标是分辨率（可实现的最小图形尺寸），目前最先进的EUV（极紫外光刻）技术，是3nm及以下先进工艺的核心支撑。
4. 刻蚀（Etching）
“图形转移的执行者”，在光刻形成光刻胶图形后，刻蚀工艺会通过化学或物理方式，将光刻胶未覆盖的晶圆材料（如硅、金属、介质层）去除，从而将光刻胶上的图形“复刻”到晶圆的对应材料层上。刻蚀分为干法刻蚀（利用等离子体刻蚀，精度高、方向性强，适用于先进工艺）和湿法刻蚀（利用化学溶液腐蚀，成本低但精度有限，多用于成熟工艺），其刻蚀精度和均匀性直接影响芯片的电学性能。
5. 掺杂（Doping）
改变硅片导电性能的核心工艺，目的是在硅片内形成P型和N型半导体区域，进而构成二极管、晶体管等核心元件。掺杂通过在硅片内引入特定杂质（如硼、磷、砷）实现：引入硼可形成P型半导体（空穴导电），引入磷/砷可形成N型半导体（电子导电）。常用的掺杂方式有离子注入（精度高、可控性强，适用于先进工艺）和热扩散（工艺简单但精度低，多用于成熟工艺），掺杂的浓度和深度控制是保证晶体管性能稳定的关键。
6. 晶圆（Wafer）
芯片制造的“基础载体”，通常是高纯度的单晶硅圆片（纯度可达99.9999999%以上），直径越大（常见尺寸有8英寸、12英寸，即200mm、300mm），单位面积可制造的芯片数量越多，制造成本越低。晶圆的制造工艺极其严苛，需要经过拉晶、切片、研磨、抛光等多道工序，其平整度、纯度和缺陷密度直接影响后续芯片的良率（合格芯片占比）。
7. 良率（Yield）
芯片制造环节的核心经济指标，指同一批晶圆中，经测试合格的芯片数量占总芯片数量的比例。良率越高，单位芯片的制造成本越低；反之，若良率过低，可能导致整批晶圆报废，造成巨大损失。影响良率的因素极多，包括工艺稳定性、设备精度、材料纯度、环境洁净度等，先进工艺（如3nm）的良率提升是厂商竞争的核心焦点之一。
8. TAPEOUT （TO）：流片，指提交最终GDSII文件给Foundry工厂做加工。
9. MPW ：多项目晶圆，将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品。
10. FULL MASK ：“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务。
11. Shuttle：就是MPW的时间，MPW的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点就走。
12. SEAT：一个MPW的最小面积，就类似“班车”的座位，可以选择一个或者几个座位。
简单来说，MPW就是和别的厂家共享一张掩模版，而FULL MASK则是独享一张掩膜版。
如果芯片风险比较高，则可以先做MPW，测试没有问题，再做FULL MASK。
主要的原因就是MASK（掩膜），比较贵，例如40nm的MASK大约在500万左右，而28nm的MASK大约在1000万左右，14nm的MASK大约在2500万左右。不同厂家有差异，这里只是说明MASK的成本比较高。
如果芯片失败，则MASK的钱就打水漂了。所以先做一次MPW也是分散风险的方法。 而MPW的问题就是，这个是按照面积来收钱的，例如在40nm的3mm*4mm 大约50万人民币等等。 这个叫做SEAT。一个SEAT就是3mm*4mm。 如果超过这个面积，就要额外收费。所以大芯片，是不合适做MPW的，如果是120mm2那需要10个SEAT，那么和整个MASK费用就一样了。
三、封装测试环节：从晶圆到成品
封装测试是芯片出厂前的“最后一道工序”，核心是将晶圆上的芯片分离、封装保护，并通过测试筛选出合格产品，关键术语如下：
1. 封装（Packaging）
为芯片提供“保护与连接”的工序。晶圆制造完成后，首先经过切割，将单个芯片（Die）从晶圆上分离，随后通过封装工艺，用塑料、陶瓷等材料将芯片包裹起来，形成我们常见的芯片外观（如QFP、BGA、CSP等封装形式）。封装的核心作用有三：一是保护芯片免受外界环境（湿度、温度、灰尘）的影响；二是通过引脚或焊球，实现芯片与电路板的电连接；三是辅助芯片散热，保障其稳定工作。先进封装（如CoWoS、3D IC）还能实现多芯片堆叠，提升芯片集成度和性能。
2. CP测试（Chip Probe Test）
芯片封装前的“初步筛选”，也叫晶圆级测试。测试时，探针台的探针直接接触晶圆上的芯片焊盘，对芯片的基本电学性能（如电压、电流、逻辑功能）进行测试，筛选出存在明显缺陷的芯片（如短路、开路、功能失效）。CP测试的核心目的是“提前剔除不良芯片”，避免后续封装工序的无效成本——若将不良芯片封装完成后再剔除，会浪费封装材料和工时，大幅提升成本。
3. FT测试（Final Test）
芯片封装后的“最终质检”，也是芯片出厂前的最后一道测试。测试时，将封装完成的芯片安装到测试座上，通过测试设备模拟芯片的实际工作环境，全面检测其功能、性能、稳定性和可靠性（如最大工作频率、功耗、耐高温/低温能力等）。FT测试会严格按照产品规格，筛选出所有不合格产品，确保交付给客户的芯片符合使用要求。
4. 倒装焊（Flip Chip）
一种先进的芯片连接技术，与传统的“引线键合”技术相比，倒装焊直接将芯片的焊盘朝下，通过焊球与封装基板或电路板连接。其核心优势是缩短了芯片与外部的连接路径，降低了信号延迟和功耗，同时提升了芯片的集成度和散热性能，广泛应用于高性能芯片（如CPU、GPU、FPGA）的封装中。
5. Bump ：bumping指凸点。在wafer表面长出凸点（金，锡铅，无铅等等）后，（多用于倒装工艺封装上，也就是flipchip）
6. Wirebonding：打线也叫Wire Bonding(压焊，也称为绑定，键合，丝焊)是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成固态电路内部接线的连接，即芯片与电路或引线框架之间的连接
以上术语覆盖了芯片从设计到成品的核心流程，是理解芯片产业的“基础词汇库”。芯片产业的技术体系极为庞大，除了这些核心术语，还有更多细分领域的专业表述，但掌握这些关键术语，已能帮助我们搭建起对芯片产业链的基本认知，读懂芯片技术迭代与产业竞争的核心逻辑。随着技术的不断演进，新的术语和技术概念还将持续涌现，而这些基础术语，始终是探索芯片世界的“第一把钥匙”。
