基于FPGA的IP核-FIFO-基础篇-171主机测评

IP-FIFO的介绍

FIFO（First In First Out，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写方式。与 ROM 或 RAM 的按地址读写方式不同，FIFO 的读写遵循“先进先出”的原则，即数据按顺序写入 FIFO，先被写入的数据同样在读取的时候先被读出，所以 FIFO 存储器没有地址线。FIFO 有一个写端口和一个读端口外部无需使用者控制地址，使用方便。 FIFO 存储器主要是作为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用，后面实例中如：多比特数据做跨时钟域的转换、前后带宽不同步(跨位宽)等都用到了 FIFO。FIFO 根据读写时钟是否相同，分为 SCFIFO（同步 FIFO）和 DCFIFO（异步 FIFO），SCFIFO 的读写为同一时钟，应用在同步时钟系统中，起到了缓存的作用；DCFIFO 的读写时钟不同，应用在异步时钟系统中，可以解决跨时域和跨位宽的问题。

SCFIFO IP核配置

full：写满标志位，有效表示 FIFO 已经存储满了，此时应该通过该信号控制写请求信号（也称为写使能信号），禁止再往 FIFO 中写入数据，防止数据溢出丢失。当写入数据量达到FIFO设置的最大空间时，时钟上升沿写入最后一个数据同时full拉高；读取数据时随时钟上升沿触发同时拉低。

empty：读空标志位，有效表示 FIFO 中已经没有数据了，此时应该通过该信号控制读请求信号（也称为读使能信号），禁止 FIFO 继续再读出数据，否则读出的将是无效数据。与full相反，写入数据同时拉低；读到最后一个数据同时拉高。

usedw：显示当前 FIFO 中已存数据个数，与写入数据的个数是同步的，即写第一个数据时就置1，空或满时值为0（满是因为寄存器溢出）。剩下的信号可以选择添加也可以选择不添加，这里我们只做简单的介绍不进行添加。

almost full：几乎满标志信号，我们可以控制 FIFO 快要被写满的时候和 full 信号的作用一样。 almost empty：几乎空标志信号，我们可以控制 FIFO快要被读空的时候和 empty信号的作用一样。

Asynchronous clear：异步复位信号，用于清空FIFO。

Synchronous clear：同步复位信号，用于清空FIFO。

普通同步 FIFO 模式，当前读请求有效的下一拍数据才出来，像时序逻辑一样，当然我们可以将rdreq打一拍，就可以解决数据和读请求信号不对齐的问题；而下面的则是首字先出 FIFO 模式，读请求来到之前第一个数据就已经先出来了，使得当前的读请求有效时立刻输出数据，像组合逻辑一样，而不会像普通模式那样当前读请求有效后下一拍才会输出数据。

指定实现 FIFO 使用的存储块类型和 FIFO 的存储深度，具体可选值与使用的 FPGA芯片有关，默认为Auto，我们一般使用默认值就可以了。

选择框1：选择“Yes(best speed)”将获得最大的速度（性能），但是需要牺牲更多的资源（面积）；选择“No(smallest area)”将使用更少的资源（面积）但是速度（性能）可能不是最快的。没有特殊要求，默认即可。

选择框2：选择是否禁止上溢检测和下溢检测的保护电路（上溢检测保护电路主要是用于在FIFO存储满时禁止继续写数据；下溢检测保护电路主要是用于FIFO被读空时，禁止继续读数据）。如果需要则保持默认，如果不需要可以选择禁用下面的两个选项来提高FIFO 速度（性能），没有特殊需求，保持默认即可。

hui'zhi 选择框3：使用逻辑单元实现 FIFO 存储器。这里使用默认设置，即用存储块实现 FIFO。

绘制模块框图及波形图

编写模块代码

module fifo(
input wire clk ,
input wire rst_n ,

output wire [7:0] q
);

reg [9:0] cnt ;
reg wrreq;
reg rdreq;
reg [7:0] data ;

wire full ;
wire empty;
wire[7:0] usedw;
//cnt
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 10'd0;
else
cnt <= cnt + 10'd1;
end
//wrreq、data
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
begin
wrreq <= 1'b0;
data <= 8'd0;
end
else if(10'd2 <= cnt && cnt <= 10'd257)
begin
wrreq <= 1'b1;
data <= cnt – 10'd2;
end
else
begin
wrreq <= 1'b0;
data <= 8'd0;
end
end
//rdreq
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
rdreq <= 1'b0;
else if(10'd258 <= cnt && cnt <= 10'd513)
rdreq <= 1'b1;
else
rdreq <= 1'b0;
end

scfifo_8x256 scfifo_8x256_inst (
.clock ( clk ),
.data ( data ),
.rdreq ( rdreq ),
.wrreq ( wrreq ),
.empty ( empty ),
.full ( full ),
.q ( q ),
.usedw ( usedw )
);
endmodule

编写仿真代码

`timescale 1ns/1ps
module fifo_tb();

reg clk ;
reg rst_n;

initial
begin
clk <= 1'b0;
rst_n <= 1'b0;
#123
rst_n <= 1'b1;
end

always #10 clk = ~clk;

fifo fifo_inst(
.clk (clk ) ,
.rst_n (rst_n) ,

.q ()
);
endmodule

仿真验证