1、选型因素
对于高采样率的射频收发应用场景，目前主要采用RFSOC和JESD 204B/C方案；相比较而言，RFSOC应用更加简单，但是价格更贵。本文主要分享JESD方案的应用。
204B ADC和DAC及FPGA在使用时需要同源时钟进行建链、同步、解帧/组帧等(后续系列章节介绍)，实际项目应用中204B ADC及DAC的采样率一般都比较高，且204B器件及FPGA需要各类时钟数量比较多；因此，在制定204B器件方案时要根据需求中采样率及频段，对时钟芯片、ADC/DAC、FPGA进行综合评估可行性分析：
①ADC/DAC选型：根据项目需求通道数、采样率、带宽、性能指标，确定器件及LMFS模式，线速率及各类时钟速率；
②FPGA选型：根据线速率及serdes数量，推导QUAD数量和GT类型要求；
③时钟选型：根据时钟速率、通道数、通用性；
④货源及价格等因素。
2、时钟方案
本文主要关注于204B方案中的时钟架构、选型及开发应用，其他部分后续系列文章中再介绍。
2.1 204B器件的应用架构
204B器件的使用方案架构如下：
其中每款DAC/ADC需要时钟品种数4+1，device_clk,device_sysref,gt_clk,fpga_sysref,fpga_clk。比如一片FPGA外挂一片ADC和DAC时，假如ADC和DAC所用serdes不共用同一QUAD的gt_clk，此时时钟芯片要输出9通道时钟给FPGA、ADC和DAC。
常见的时钟芯片主要是14通道输出，使用一片该类芯片可满足3片ADC或DAC使用场景。
2.2 时钟芯片
根据目前常用的204B器件采样率情况，ADC/DAC的采样率一般在几百MHz~12GHz范围内。
本人开发过的支持204B的时钟芯片主要有：LMX2594、HMC7043、HMC7044、LMK04828、AD9523-1。
可根据具体项目的需求考虑是否设计通用型平台，选择不同的时钟芯片或者芯片组合，满足204B器件的使用需求。
LMX2594：2通道，可输出频率10MHz~15GHz，适用于高采样率方案及通用型平台。可与HMC7043、HMC7044或LMK04828搭配使用，满足高采样率或通用型。
HMC7044、LMK04828：14通道，双PLL环路，输出最大可达3.2GHz，但是内部VCO输出2.4GHz~3.2GHz，全频段需要借助外部VCO，电路方式受限。
HMC7043：输入可达6GHz，14路输出，输出可达3.2GHz。可配合LMX2594、HMC7044等配合使用。
AD9523-1：10通道，双PLL环路，输出最大可达1GHz，适用采样率较低。
上述芯片时钟抖动在fs量级，ps量级的延迟，某些奇数分频50%占空比等，相噪，通道间的延迟调整；芯片间的同步等，具体参数性能及设置可查看对应的Datasheet。
接下来只介绍部分芯片的使用，即可适用于大部分204B器件的设计方案；有特殊采样率要求的可搜索LMX2594、HMC7043、HMC7044、LMK04828、AD9523-1同类型不同型号的片子，即可满足设计需求。
2.2.1 LMX2594介绍
LMX2594是一款具有输出2路不超过15GHz的射频合成器，其原理框图和应用电路图如下：
使用方式：其中一路输出作为ADC/DAC的采样时钟，另一路输出作为HMC7043的输入，或作为HMC7044的外部VCO输入。
设计使用LMX2594时需要关注：
①配置模式：SPI
②外围电路配置：根据需要的输出频率以及PLL环路确定最佳的RC值，达到输出较高的相噪。可参考TICS PRO调试软件：
③锁相环VCO及功能设计：
根据外部输入时钟、鉴相PD频率设计输入路径的倍频及分频系数等；
其中，OSCin倍频(2X)输出最大400MHz，PD频率最大250MHz。一般设计中使能Pre-R分频器会使输出时钟性能更好。
VCO的频率计算及相关联设计：
设计中最好不要使用分数，特殊采样率除外。
VCO校准功能中，寄存器配置相关参数与VCO频率的关系：
输出时钟与VCO之间是否需要分频：
相关参数设置与输出频率的关系：
④是否多器件同步：
如果设计一片LMX2594与HMC7043/7044搭配使用，可以不使能SYNC及SYSREF功能，在HMC7043中使能SYNC功能。
2.2.2 HMC7043介绍
HMC7043是一款具有输出14路不超过3.2GHz的时钟缓冲器。其输入时钟支持不超过6GHz。其原理框图如下：
其使用方法相对简便，比如配合LMX2594使用，可适用于采样率高达15GSPS的204B方案：
①配置方式：SPI；
②通道分频设置：
结合ADC/DAC及FPGA的设计，设计每通道的输出频率及时钟类型：CML、LVDS等，GT_CLK、SYSREF、FPGA_CLK、Device_clk等。
③SYNC功能：多器件/板间同步功能；
2.2.3 MC7044介绍
HMC7044具有14路时钟输出，最大可达3.2GHz，其内部VCO频率2.4GHz~3.2GHz。其原理框图如下所示：
考虑到成本，可旁路PLL1节约时钟输入，采用PLL2外部参考时钟内部VCO单环模式实现时钟需求：
PLL2的VCO频率范围为2.4Ghz~3.2Ghz，低频模式在2.5Ghz左右，高频模式在3Ghz左右。该锁相环的输入、鉴相器PD、环路滤波器LPF、压控振荡器VCO的时钟关系为：OSCIN∗double(是否倍频)/R2=VCO/N2。
考虑到兼容2.4Ghz~3.2Ghz时钟，提高扩展性及其他器件兼容，可采用OSCIN为50Mhz或100Mhz，比如：
各通道输出及类型可根据电路设计中的GT_CLK、SYSREF、FPGA_CLK、Device_clk进行配置。
3 器件配置
考虑到很多XX产品中采样率都是2.4GSPS(2.4GSPS时，比如载频1.8GHz，采样后实现零中频、DDC fs/4节省资源)，接下来的示例都按照实现采样率2.4GSPS目标进行。
3.1 LMX2594配置
3.1.1 输入及需求
LMX2594的输入时钟120MHz，两通道输出2.4GHz。
3.1.2 寄存器配置
可按照TI官方设计软件TICS PRO进行配置，导出寄存器，还需要调整配置顺序。
以下寄存器配置及顺序在产品中经过验证，10khz的相噪约一百零几dbc。
3.2 HMC7043配置
3.2.1 输入及需求
LMX2594的某通道输出2400MHz作为HMC7043的输入，用于输出204B器件和FPGA的各类时钟。
3.2.2 寄存器配置
可按照ADI官方设计软件进行配置，导出寄存器，还需要调整配置顺序。
以下寄存器配置及顺序在产品中经过验证:
3.3 HMC7044配置
3.3.1 输入及需求
PLL2外部参考时钟5OMHz，内部VCO 2.4GHz，通道0输出2400MHz
3.3.2 寄存器配置
可按照ADI官方设计软件进行配置，导出寄存器，还需要调整配置顺序。
以下寄存器配置及顺序在产品中经过验证
4 结语
这里不再罗列LMK04828、AD9523-1相关介绍。
需要相关代码的请私信。
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