参考时钟与 SSC 扩频解析

目录

1. 参考时钟是什么？

2. 参考时钟的作用

3. 参考时钟的来源

3.1 晶体 Crystal

3.2 有源晶振 Oscillator

3.3 时钟发生器 Clock Generator

3.4 PLL / Clock Synthesizer

4. 参考时钟的关键指标

4.1 频率 Frequency

4.2 精度 Accuracy

4.3 抖动 Jitter

4.4 相位噪声 Phase Noise

4.5 占空比 Duty Cycle

4.6 输出电平格式

5. 什么是 SSC 扩频？

6. 为什么需要 SSC？

7. SSC 的基本原理

8. SSC 的扩频类型

8.1 Down Spread

8.2 Center Spread

8.3 Up Spread

9. SSC 的关键参数

9.1 扩频深度 Spread Deviation

9.2 调制频率 Modulation Frequency

9.3 调制波形 Modulation Profile

10. SSC 的工作流程

11. SSC 对频谱的影响

12. SSC 的典型应用场景

12.1 PCIe

12.2 SATA

12.3 USB

12.4 DisplayPort / HDMI

12.5 Ethernet / SerDes

12.6 CPU / SoC / DDR

13. SSC 的优点

14. SSC 的潜在问题

14.1 接收端 PLL 可能无法跟踪

14.2 增加低频频率调制成分

14.3 不适合所有时钟

14.4 多时钟域可能产生 beat 问题

15. SSC 设计流程

Step 1：确认协议和芯片是否支持

Step 2：确定时钟架构

Step 3：选择 SSC 模式

Step 4：评估抖动和频偏

Step 5：PCB 设计

Step 6：实验验证

16. 常见配置示例

示例 1：PCIe 100 MHz SSC

示例 2：100 MHz Center Spread

示例 3：25 MHz 系统时钟 Down Spread

17. SSC 与 Jitter 的关系

17.1 随机抖动 Random Jitter

17.2 确定性抖动 Deterministic Jitter

18. 开启 SSC 后如何观察？

18.1 用频谱仪观察

18.2 用示波器观察

18.3 用相位噪声仪观察

19. 设计注意事项总结

20. 简单总结

1. 参考时钟是什么？

参考时钟通常简称为 Ref Clock，是系统中用于提供基准频率的时钟信号。芯片、接口、PLL、SerDes、CPU、PCIe、SATA、USB、以太网等模块通常都需要一个稳定的参考时钟。

例如：

2. 参考时钟的作用

参考时钟主要用于：

3. 参考时钟的来源

常见参考时钟来源包括：

3.1 晶体 Crystal

晶体本身不能主动输出时钟，需要配合芯片内部振荡电路使用。

特点：

• 成本较低；
• 输出依赖芯片内部振荡器；
• 常见于 MCU、SoC、USB PHY 等；
• 一般输出为正弦或准正弦振荡信号。

3.2 有源晶振 Oscillator

有源晶振内部已经包含振荡电路，可以直接输出时钟。

常见输出类型：

• CMOS；
• LVDS；
• LVPECL；
• HCSL；
• CML。

特点：

• 使用简单；
• 稳定性较好；
• 可直接驱动芯片时钟输入；
• 成本高于普通晶体。

3.3 时钟发生器 Clock Generator

时钟发生器可以从一个输入参考时钟产生多个不同频率、不同格式的时钟输出。

例如：

• 输入 25 MHz；
• 输出 100 MHz PCIe Refclk；
• 输出 125 MHz Ethernet Clock；
• 输出 156.25 MHz SerDes Clock。

特点：

• 适合复杂系统；
• 支持多路输出；
• 可配置频率、相位、扩频、输出格式；
• 常用于服务器、交换机、嵌入式平台。

3.4 PLL / Clock Synthesizer

PLL 可以通过倍频、分频、锁相等方式合成目标频率。

基本结构：

参考时钟 → 鉴相器 → 环路滤波器 → VCO → 分频器 → 输出时钟

PLL 的核心目标是让输出时钟与参考时钟保持确定的频率和相位关系。

4. 参考时钟的关键指标

设计或选型参考时钟时，通常需要关注以下指标。

4.1 频率 Frequency

例如：

• 25 MHz；
• 100 MHz；
• 125 MHz；
• 156.25 MHz。

频率必须满足目标芯片或协议要求。

4.2 精度 Accuracy

通常用 ppm 表示。

例如：

100 MHz ±50 ppm
复制代码

表示实际频率范围为：

100 MHz ± 5 kHz
复制代码

也就是：

99.995 MHz ~ 100.005 MHz

4.3 抖动 Jitter

抖动是时钟边沿相对于理想位置的时间偏差。

常见类型：

高速 SerDes 对抖动非常敏感，例如 PCIe、SATA、Ethernet。

4.4 相位噪声 Phase Noise

相位噪声描述时钟频谱在载波附近的噪声分布，单位通常是 dBc/Hz。

它和 jitter 密切相关。

通常：

• 相位噪声越低；
• 积分抖动越小；
• 高速链路性能越好。

4.5 占空比 Duty Cycle

例如 50% duty cycle。

如果时钟占空比偏差过大，可能影响采样窗口、PLL 锁定或逻辑时序。

4.6 输出电平格式

常见格式包括：

5. 什么是 SSC 扩频？

SSC，全称 Spread Spectrum Clocking，即扩频时钟。

它的核心思想是：

让时钟频率在一个很小范围内周期性变化，把原本集中在固定频点上的能量分散到附近频率范围内，从而降低 EMI 峰值。

也就是说，SSC 并不是降低总能量，而是把能量“摊开”。

6. 为什么需要 SSC？

数字系统中，时钟是强周期信号，会在频谱上产生尖锐的频率峰值。

例如 100 MHz 时钟会在以下频点产生较强辐射：

100 MHz、200 MHz、300 MHz、400 MHz…

这些频点可能导致 EMC/EMI 测试超标。

使用 SSC 后，时钟频率会在一定范围内缓慢摆动，使频谱能量分散。

结果是：

单个频点上的峰值降低

这有助于通过 EMI 认证。

7. SSC 的基本原理

假设一个原始参考时钟为：

100 MHz

如果不开启 SSC，时钟固定在：

100.000 MHz

如果开启 -0.5% Down Spread，频率可能在：

99.500 MHz ~ 100.000 MHz

之间周期性变化。

这样频谱能量不再集中于 100 MHz，而是分布在 99.5 MHz 到 100 MHz 之间。

8. SSC 的扩频类型

8.1 Down Spread

只向低频方向扩展。

例如：

100 MHz，-0.5%

频率范围：

99.5 MHz ~ 100 MHz

特点：

• 不超过标称频率；
• 最常见；
• PCIe、SATA 等场景常用；
• 对超频敏感系统更安全。

8.2 Center Spread

围绕中心频率上下扩展。

例如：

100 MHz，±0.25%

频率范围：

99.75 MHz ~ 100.25 MHz

特点：

• 平均频率接近标称频率；
• 可能超过标称最大频率；
• 某些协议不允许使用。

8.3 Up Spread

只向高频方向扩展。

例如：

100 MHz，+0.5%

频率范围：

100 MHz ~ 100.5 MHz

实际应用较少，因为可能导致芯片工作频率超过规格。

9. SSC 的关键参数

9.1 扩频深度 Spread Deviation

表示频率变化幅度。

常见值：

±0.25%、±0.5%、-0.5%、-0.3%

例如：

100 MHz，-0.5%

最大频偏为：

100 MHz × 0.5% = 500 kHz

频率范围：

99.5 MHz ~ 100 MHz

9.2 调制频率 Modulation Frequency

表示频率摆动的速率。

常见范围：

30 kHz ~ 33 kHz

很多接口如 PCIe 常用约 30 kHz 级别的 SSC 调制频率。

调制频率不能太高，否则接收端 PLL 难以跟踪；也不能太低，否则 EMI 改善效果有限或可能引入低频干扰。

9.3 调制波形 Modulation Profile

常见波形：

• 三角波；
• Hershey-Kiss profile；
• 正弦波；
• 自定义扩频曲线。

三角波比较常见，因为它能较均匀地分散频谱能量。

10. SSC 的工作流程

典型流程如下：

基准晶振 / 输入时钟
↓
PLL 锁定参考频率
↓
调制控制器产生低频调制信号
↓
调节 PLL 分频比或 VCO 控制电压
↓
输出频率缓慢变化的时钟
↓
负载芯片接收扩频时钟

也可以理解为：

11. SSC 对频谱的影响

未开启 SSC 时：

频谱能量集中在固定频点，峰值高

示意：

Amplitude
|
| |
| |
| |
—+——–+———— Frequency
100 MHz

开启 SSC 后：

频谱能量被分散，峰值降低

示意：

Amplitude
|
| /—-\\
| / \\
|____/ \\______
—+——————– Frequency
99.5M 100M

12. SSC 的典型应用场景

12.1 PCIe

PCIe 常用 100 MHz 参考时钟，并且支持 SSC。

常见配置：

100 MHz，Down Spread，-0.5%，约 30~33 kHz

作用：

• 降低 100 MHz 及其谐波 EMI；
• 改善整机 EMC 测试结果；
• 广泛用于 PC、服务器、SSD、网卡等设备。

注意：

• PCIe 链路两端通常需要使用兼容的参考时钟策略；
• Common Clock、Separate Refclk、SRIS/SRNS 不同架构对 SSC 要求不同；
• 如果一端使用 SSC，另一端不能跟踪，可能导致链路不稳定。

12.2 SATA

SATA 也常用 SSC 来降低 EMI。

常见配置：

Down Spread，约 -0.5%

用于：

• HDD；
• SSD；
• 主板 SATA 控制器；
• 工业存储设备。

12.3 USB

USB PHY 通常需要 24 MHz、26 MHz、40 MHz 或其他参考频率。某些平台会在内部 PLL 或系统时钟上使用 SSC，以降低 EMI。

注意：

• 不是所有 USB 参考时钟都允许外部 SSC；
• 必须查看 PHY 或 SoC 数据手册。

12.4 DisplayPort / HDMI

视频接口具有高频时钟和高速差分信号，容易产生 EMI。

有些系统会对像素时钟、链路时钟或内部 PLL 使用扩频。

注意：

• 显示协议对时钟误差、抖动和链路训练有要求；
• SSC 配置不当可能导致黑屏、闪屏或链路训练失败。

12.5 Ethernet / SerDes

高速以太网如 1G/10G/25G/100G 依赖高质量参考时钟。

部分系统可以使用 SSC，但并非所有以太网 PHY/SerDes 都允许参考时钟扩频。

必须重点确认：

• PHY 是否支持 SSC；
• CDR 是否能跟踪；
• 参考时钟 jitter 是否满足；
• 协议是否允许扩频。

12.6 CPU / SoC / DDR

某些 SoC 或主板会对系统总线、CPU 基准时钟、DDR 相关时钟进行扩频，以降低整机 EMI。

但 DDR 对时序裕量很敏感，扩频可能影响：

• setup/hold margin；
• memory training；
• DQS/DQ timing；
• 眼图裕量。

因此 DDR 场景需要谨慎使用。

13. SSC 的优点

14. SSC 的潜在问题

14.1 接收端 PLL 可能无法跟踪

SSC 会让输入频率周期性变化。接收端 PLL 或 CDR 必须能跟踪这种低频调制。

如果不能跟踪，可能出现：

• PLL unlock；
• 链路训练失败；
• 误码率升高；
• 系统不稳定。

14.2 增加低频频率调制成分

SSC 本质上是频率调制，会引入确定性的频率变化。

这可能影响：

• jitter budget；
• phase tracking；
• latency-sensitive system；
• ADC/DAC 采样系统。

14.3 不适合所有时钟

例如：

• 高精度计时；
• 射频本振；
• 高性能 ADC/DAC 采样；
• 音频主时钟；
• 某些同步网络时钟。

这些场景通常不希望参考时钟频率周期性漂移。

14.4 多时钟域可能产生 beat 问题

如果系统中存在多个不同的 SSC 时钟，而且调制频率、相位、深度不同，可能出现低频拍频或时序交互问题。

15. SSC 设计流程

一个典型 SSC 设计流程如下：

Step 1：确认协议和芯片是否支持

查看：

• SoC datasheet；
• PHY datasheet；
• PCIe/SATA/USB/Ethernet 规范；
• Clock generator datasheet。

重点确认：

是否允许 SSC？
支持 Down Spread 还是 Center Spread？
最大扩频深度是多少？
调制频率范围是多少？
jitter 要求是多少？

Step 2：确定时钟架构

例如：

晶振 → Clock Generator → 多路 Refclk → SoC / PCIe / SATA / Ethernet

或者：

SoC 输出 Refclk → Endpoint

需要明确：

• 哪些设备共享同一扩频时钟；
• 哪些设备不能使用 SSC；
• 是否需要不同输出组；
• 是否需要 buffer；
• 是否需要 zero-delay buffer。

Step 3：选择 SSC 模式

常见优先选择：

Down Spread，-0.5%，30~33 kHz

但具体要根据协议和芯片规格决定。

Step 4：评估抖动和频偏

需要确认：

• SSC 开启后 total jitter 是否满足；
• 非 SSC jitter 是否满足；
• integrated phase jitter 是否满足；
• 频率偏移是否在接收端容忍范围内。

Step 5：PCB 设计

参考时钟走线应注意：

• 差分阻抗控制，如 85 Ω / 100 Ω；
• 单端阻抗控制，如 50 Ω；
• 尽量短且对称；
• 避免跨分割平面；
• 减少过孔；
• 远离开关电源、电感、RF、高速信号；
• 做好端接匹配。

Step 6：实验验证

验证内容包括：

16. 常见配置示例

示例 1：PCIe 100 MHz SSC

Reference Clock: 100 MHz
SSC Type: Down Spread
Spread Depth: -0.5%
Modulation Frequency: 30~33 kHz
Frequency Range: 99.5 MHz ~ 100 MHz

适用于：

• PCIe Root Complex；
• PCIe Endpoint；
• SSD；
• 网卡；
• 主板。

示例 2：100 MHz Center Spread

Reference Clock: 100 MHz
SSC Type: Center Spread
Spread Depth: ±0.25%
Modulation Frequency: 32 kHz
Frequency Range: 99.75 MHz ~ 100.25 MHz

适用于部分普通系统时钟，但要确认芯片是否允许超过标称频率。

示例 3：25 MHz 系统时钟 Down Spread

Reference Clock: 25 MHz
SSC Type: Down Spread
Spread Depth: -0.5%
Frequency Range: 24.875 MHz ~ 25 MHz

适合某些 SoC 或系统时钟降 EMI，但不适合高精度计时或严格采样系统。

17. SSC 与 Jitter 的关系

SSC 会使时钟频率周期性变化，因此从某些测量角度看，它会表现为低频确定性抖动或 wander。

需要区分：

17.1 随机抖动 Random Jitter

由热噪声、器件噪声等引起，通常不可预测。

17.2 确定性抖动 Deterministic Jitter

由串扰、电源噪声、SSC 调制等引起，具有规律性。

SSC 本身可能使某些 jitter 测试结果变大，因此在高速接口测试中经常需要根据规范决定：

• 测试时开启 SSC 还是关闭 SSC；
• jitter filter 如何设置；
• 是否从 jitter 计算中排除 SSC 低频调制成分。

18. 开启 SSC 后如何观察？

18.1 用频谱仪观察

不开 SSC：

100 MHz 处有明显尖峰

开 SSC：

100 MHz 附近峰值降低，频谱变宽

18.2 用示波器观察

在时域中，单周期变化非常小，不容易直接看出。

可以用：

• frequency trend；
• time interval error trend；
• jitter analysis；
• PLL demodulation；
• clock recovery analysis。

18.3 用相位噪声仪观察

SSC 会在低频偏移区域表现出明显调制特征。

19. 设计注意事项总结

20. 简单总结

参考时钟是系统中各类 PLL、PHY、SerDes 和逻辑模块的基准频率来源，要求稳定、低抖动、频率准确。

SSC 扩频是在参考时钟或 PLL 输出上加入低频调制，使时钟频率在小范围内周期性变化，把集中在某一频点的能量分散到邻近频带中，从而降低 EMI 峰值。

典型配置如：

100 MHz PCIe Refclk
Down Spread
-0.5%
30~33 kHz

SSC 对 EMC 很有帮助，但必须确认接收端和协议支持，否则可能引起 PLL 失锁、链路不稳定、误码率升高或时序问题。