3D NAND器件结构演进（从2D到3D的驱动力与结构变迁）

摘要：本文深度剖析NAND闪存从2D平面到3D堆叠的器件结构演进。探讨2D微缩的物理极限，对比浮栅(FG)与电荷陷阱(CT)结构的物理机制，详述三星V-NAND、铠侠BiCS及长江存储Xtacking等主流3D架构。结合半导体物理公式、ONFI协议参数及高深宽比刻蚀工艺，揭示3D NAND在密度、性能与可靠性上的范式转移，为存储芯片工程师提供硬核技术参考。

目录

2D NAND微缩的物理极限与驱动力 从2D到3D的架构革命：存储密度的范式转移 核心器件结构变迁：Floating Gate (FG) vs Charge Trap (CT) 3D NAND的主流技术路线：V-NAND, BiCS, 与 Xtacking 3D NAND制造工艺的颠覆性创新：Etch & Deposition 3D NAND中的寄生电容与RC延迟挑战 可靠性挑战与3D结构下的数据保持机制 接口协议对3D NAND架构演进的适配

1. 2D NAND微缩的物理极限与驱动力

自20世纪80年代末东芝发明NAND闪存以来，二维（2D）平面NAND技术通过不断缩小特征尺寸（Feature Size,

F

F

F）来提升存储密度。根据摩尔定律，每18-24个月密度翻倍，这依赖于光刻技术的进步。然而，当2D NAND工艺节点推进至15nm（即1x nm）甚至1y nm时，物理极限的“叹息之墙”轰然倒塌。

从半导体物理的角度来看，2D NAND微缩面临三大不可逾越的物理障碍：

第一，短沟道效应（Short Channel Effect, SCE）与漏电流。 在2D NAND中，存储单元的沟道长度（Channel Length）随着特征尺寸

F

F

F 的缩小而减小。当沟道长度缩短至几十纳米时，源极和漏极的耗尽区在沟道下方发生重叠，导致栅极对沟道中载流子的控制能力急剧下降。根据二维泊松方程的近似解，亚阈值摆幅（Subthreshold Swing,

S

S

SS

SS）会恶化，导致严重的漏电流（Leakage Current）。阈值电压

V

t

h

V_{th}

Vth​ 的漂移量

Δ

V

t

h

\\Delta V_{th}

ΔVth​ 与沟道长度

L

L

L 呈指数关系：

Δ

V

t

h

∝

exp

⁡

(

−

L

2

λ

)

\\Delta V_{th} \\propto \\exp\\left(-\\frac{L}{2\\lambda}\\right)

ΔVth​∝exp(−2λL​) 其中，

λ

\\lambda

λ 为特征长度（Characteristic Length），

λ

=

ϵ

s

i

ϵ

o

x

t

s

i

t

o

x

\\lambda = \\sqrt{\\frac{\\epsilon_{si}}{\\epsilon_{ox}} t_{si} t_{ox}}

λ=ϵox​ϵsi​​tsi​tox​

​。当

L

L

L 接近

λ

\\lambda

λ 时，SCE效应将导致单元无法有效区分“0”和“1”状态。

第二，相邻单元干扰（Inter-Cell Interference, ICI）。 在2D平面结构中，存储单元紧密排列。随着间距缩小，相邻浮栅（Floating Gate）之间的寄生电容耦合显著增加。当一个单元被编程（Program）时，其注入的电子会通过电场排斥相邻单元沟道中的电子，导致相邻单元的阈值电压发生不可预测的偏移。这种横向串扰（Lateral Coupling）在MLC/TLC/QLC时代被进一步放大，因为状态窗口（Vth Window）被压缩到了极致。

第三，量子隧穿与氧化层可靠性。 为了维持足够的控制电容（Control Capacitance）以保证编程/擦除效率，隧穿氧化层（Tunnel Oxide）的厚度必须保持在一定水平（通常不小于7nm）。当横向尺寸缩小而纵向氧化层厚度无法同比例缩小时，单元的高宽比（Aspect Ratio）变得极不合理，导致刻蚀工艺无法实现垂直侧壁，严重影响良率。

正是由于上述物理极限，存储业界在15nm节点被迫放弃传统的横向微缩（XY Scaling），转向纵向堆叠（Z Scaling），从而开启了3D NAND的新纪元。

2. 从2D到3D的架构革命：存储密度的范式转移

3D NAND的核心思想是将存储单元从平面排列转变为垂直堆叠。这一转变彻底改变了存储密度的计算逻辑。

在2D NAND中，逻辑存储密度（Logical Density）与特征尺寸

F

F

F 的平方成反比：

D

2

D

∝

N

b

i

t

s

F

2

D_{2D} \\propto \\frac{N_{bits}}{F^2}

D2D​∝F2Nbits​​ 其中

N

b

i

t

s

N_{bits}

Nbits​ 为每个单元存储的比特数。当

F

F

F 缩小到物理极限时，提升密度只能依靠增加

N

b

i

t

s

N_{bits}

Nbits​（从SLC到QLC），但这会严重牺牲性能和可靠性。

在3D NAND中，存储密度由垂直堆叠的层数（

N

l

a

y

e

r

s

N_{layers}

Nlayers​）和平面特征尺寸共同决定：

D

3

D

∝

N

l

a

y

e

r

s

×

N

b

i

t

s

F

2

D_{3D} \\propto \\frac{N_{layers} \\times N_{bits}}{F^2}

D3D​∝F2Nlayers​×Nbits​​ 这意味着，即使平面特征尺寸

F

F

F 停止微缩（甚至放宽至40nm-50nm以增加工艺裕度），只要不断增加堆叠层数

N

l

a

y

e

r

s

N_{layers}

Nlayers​，存储密度依然可以呈线性增长。

经济密度（Economic Density）的飞跃 从晶圆制造的经济性来看，3D NAND的优势更为显著。2D NAND在缩小

F

F

F 时，由于光刻机成本（如EUV）呈指数级上升，每比特成本（Cost per Bit）的下降曲线逐渐平缓甚至停滞。而3D NAND通过增加层数，在相同的晶圆面积上产出更多的Die，显著摊薄了晶圆制造成本。

根据长江存储霍宗亮等人在《3D NAND 闪存技术的演进趋势与挑战》中披露的数据，3D NAND技术通过从平面结构向三维结构的转变，实现了存储密度的革命性提升。目前，主流厂商的3D NAND层数已突破200层，并向300层甚至500层迈进。这种范式转移不仅打破了光刻分辨率的限制，还使得3D NAND能够以更宽松的平面设计规则（Design Rule）获得更高的良率和更优的可靠性。

3. 核心器件结构变迁：Floating Gate (FG) vs Charge Trap (CT)

在从2D向3D演进的过程中，存储单元的核心器件结构也发生了根本性的变迁：从传统的浮栅（Floating Gate, FG）结构全面转向电荷陷阱（Charge Trap, CT）结构。这一转变是3D NAND得以实现高深宽比垂直堆叠的物理基础。

浮栅（FG）结构的局限性 在2D NAND中，FG结构使用连续的多晶硅（Poly-Si）作为电荷存储层。由于多晶硅是导体，注入的电子可以在整个浮栅内自由移动。在3D垂直堆叠结构中，如果继续使用FG，一旦某一层单元的隧穿氧化层发生针孔缺陷（Pinhole），或者在刻蚀过程中侧壁受损，存储的电子就会沿着连续的浮栅横向泄漏到相邻单元，导致整串（String）数据丢失。此外，FG结构在垂直方向上需要较厚的隔离层来防止层间串扰，这限制了堆叠层数的增加。

电荷陷阱（CT）结构的物理优势 电荷陷阱结构（如SONOS：Silicon-Oxide-Nitride-Oxide-Silicon）使用氮化硅（SiN）作为电荷存储层。SiN是一种绝缘体，内部存在大量离散的物理陷阱（Trap sites）。注入的电子被局域化在这些陷阱中，无法在存储层内横向移动。

+———————–+ +———————–+
| Control Gate (TiN) | | Control Gate (TiN) |
+———————–+ +———————–+
| Blocking Oxide (Al2O3)| | Blocking Oxide (Al2O3)|
+———————–+ +———————–+
| Charge Trap Layer | | Charge Trap Layer |
| (SiN – Discrete | | (SiN – Discrete |
| Traps) | | Traps) |
+———————–+ +———————–+
| Tunneling Oxide (SiO2)| | Tunneling Oxide (SiO2)|
+———————–+ +———————–+
| Channel (Poly-Si) | | Channel (Poly-Si) |
+———————–+ +———————–+
(a) Floating Gate (FG) (b) Charge Trap (CT)
Continuous Poly-Si Discrete SiN Traps
Lateral Electron Migration No Lateral Migration
High Lateral Coupling Low Lateral Coupling

阈值电压漂移与串扰分析 在CT结构中，阈值电压的漂移量

Δ

V

t

h

\\Delta V_{th}

ΔVth​ 与捕获的电荷量

Δ

Q

t

r

a

p

\\Delta Q_{trap}

ΔQtrap​ 之间的关系为：

Δ

V

t

h

=

Δ

Q

t

r

a

p

C

O

N

O

\\Delta V_{th} = \\frac{\\Delta Q_{trap}}{C_{ONO}}

ΔVth​=CONO​ΔQtrap​​ 其中，

C

O

N

O

C_{ONO}

CONO​ 是ONO（Oxide-Nitride-Oxide）复合层的等效电容。由于电荷被局域化，CT结构极大地抑制了相邻单元之间的横向串扰（Lateral Coupling）。在3D NAND中，垂直方向的串扰（Vertical Coupling）成为主要矛盾，而CT结构可以通过优化Blocking Oxide（如采用高k介质

A

l

2

O

3

Al_2O_3

Al2​O3​）来有效隔离层间电场。

此外，CT结构允许更薄的隧穿氧化层，从而在较低的编程电压下实现更高的Fowler-Nordheim (F-N) 隧穿电流，提升了编程速度。目前，除了早期Intel/Micron的某些尝试外，全球主流3D NAND厂商（三星、铠侠、美光、SK海力士、长江存储）均采用了CT结构。

4. 3D NAND的主流技术路线：V-NAND, BiCS, 与 Xtacking

尽管底层物理机制均基于电荷陷阱（CT），但各大原厂在3D NAND的顶层架构设计、制造工艺和电路集成上走出了不同的技术路线。

1. 三星 V-NAND (Vertical NAND) 与 WCMS 三星是3D NAND的先行者，其V-NAND架构采用Wordline驱动（Wordline Driven）设计。在最新的第8代V-NAND（236层）中，三星引入了WCMS（Wordline Coupling Management Scheme）技术。由于层数增加，底层和顶层Wordline的寄生电容差异导致编程速度不一致。WCMS通过动态调整底层和顶层的编程电压（Vpass），补偿了这种差异，提升了整体良率和性能。此外，三星在236层中采用了高导热材料，以解决高层数堆叠带来的散热问题。

2. 铠侠/西部数据 BiCS (Bit Cost Scalable) 与 P-BiCS 铠侠（原东芝）和闪迪（后被西数收购）联合开发了BiCS架构。其核心创新在于Pipe结构（P-BiCS）。在传统的垂直串中，所有单元串联，导致串电阻（String Resistance）极高，严重影响读取速度。P-BiCS通过在串中间引入一个垂直的“管道”（Pipe Gate），将长串分为上下两半，并联读取，从而将串电阻降低了一半。在最新的BiCS8（218层）中，铠侠进一步优化了阶梯（Staircase）设计，减小了阶梯区域的面积开销，提升了有效存储面积占比（Cell Efficiency）。

3. 长江存储 Xtacking 与 Wafer-to-Wafer 键合 长江存储（YMTC）走出了独具特色的Xtacking技术路线。传统3D NAND将外围电路（Peripheral Circuits）和存储阵列（Cell Array）集成在同一块晶圆上，外围电路占据了大量宝贵的Die面积。Xtacking技术将CMOS外围电路和Cell Array分别制造在两片独立的晶圆上，然后通过Wafer-to-Wafer（W2W）混合键合（Hybrid Bonding）技术将两者垂直互联。 这种架构的优势在于：

• 极致的I/O带宽：W2W键合提供了海量的垂直互连通道（TSV数量远超传统单Die），使得I/O引脚数量大幅增加，显著提升了接口速度。
• 面积优化：外围电路不再挤占Cell Array面积，使得Cell Array可以设计得更紧凑。 YMTC凭借Xtacking技术，迅速推出了232层3D NAND，在读写性能和存储密度上达到了国际第一梯队水平。

5. 3D NAND制造工艺的颠覆性创新：Etch & Deposition

3D NAND的制造是半导体工业史上最复杂的工艺挑战之一。其核心难点在于高深宽比（High Aspect Ratio, HAR）的刻蚀与沉积。

HAR刻蚀的物理挑战 在3D NAND中，需要刻蚀出贯穿几十甚至上百层薄膜的垂直孔（Memory Hole）或狭缝（Slit）。深宽比（Aspect Ratio, AR）= 深度 / 宽度。当层数达到200层以上时，AR值超过60:1甚至100:1。 在HAR刻蚀中，等离子体（Plasma）在深孔底部的行为会发生显著变化：

为了克服这些挑战，工艺工程师采用了多重图案化（Multi-Patterning）、先进的脉冲等离子体（Pulsed Plasma）技术，以及精确控制刻蚀气体化学（如调节

C

4

F

8

C_4F_8

C4​F8​ 和

C

4

F

6

C_4F_6

C4​F6​ 的比例，利用聚合物的沉积来保护侧壁）。

阶梯（Staircase）刻蚀与Wordline Replacement 为了对每一层Wordline进行独立寻址，需要在阵列边缘刻蚀出阶梯状结构。传统的单次刻蚀无法实现，必须采用“沉积-光刻-刻蚀”的循环工艺（Trim & Etch）。每增加一层，就需要一次光刻掩膜，这导致阶梯区域面积庞大且良率难以控制。 为此，厂商引入了Wordline Replacement（字线替换）工艺：先刻蚀出垂直的狭缝（Slit），将牺牲层（如多晶硅或氧化硅）去除，然后通过侧向沉积（如ALD）填入高导电性的金属（如钨 W 或 钼 Mo）作为实际的Wordline。这极大地简化了阶梯刻蚀的难度。

以下是一个用于控制HAR刻蚀工艺参数的C语言结构体示例，展示了在实际工程中如何通过软件接口配置刻蚀机台的参数：

/* 3D NAND HAR (High Aspect Ratio) 刻蚀工艺控制参数结构体 */
typedef struct {
uint32_t target_layer_count; // 目标堆叠层数 (如 232)
float hole_diameter_nm; // 目标孔径 (nm)
float etch_depth_nm; // 刻蚀深度 (nm)
float aspect_ratio; // 计算得出的深宽比

/* 气体流量控制 (sccm) */
struct {
float c4f8_flow; // 聚合气体 C4F8 流量
float c4f6_flow; // 刻蚀气体 C4F6 流量
float ch2f2_flow; // 辅助气体 CH2F2 流量
float ar_flow; // 稀释气体 Ar 流量
} gas_recipe;

/* 射频(RF)电源参数 */
struct {
uint32_t source_power_w; // 源功率 (W), 控制等离子体密度
uint32_t bias_power_w; // 偏置功率 (W), 控制离子轰击能量
uint32_t pulse_freq_hz; // 脉冲频率 (Hz)
float duty_cycle; // 占空比 (0.0 – 1.0)
} rf_config;

/* 腔室物理参数 */
float chamber_pressure_mtorr; // 腔室压力
float chuck_temp_celsius; // 晶圆卡盘温度

/* 终点检测 (Endpoint Detection) 阈值 */
float optical_emission_threshold; // 光学发射光谱阈值
} HAR_Etch_Config_t;

/* 初始化232层 3D NAND 刻蚀配置示例 */
HAR_Etch_Config_t init_232L_config(void) {
HAR_Etch_Config_t config = {
.target_layer_count = 232,
.hole_diameter_nm = 45.0,
.etch_depth_nm = 6500.0, // 约6.5微米深度
.aspect_ratio = 144.4, // 6500 / 45
.gas_recipe = {
.c4f8_flow = 30.0,
.c4f6_flow = 45.0,
.ch2f2_flow = 15.0,
.ar_flow = 200.0
},
.rf_config = {
.source_power_w = 3000,
.bias_power_w = 1500,
.pulse_freq_hz = 2000,
.duty_cycle = 0.5
},
.chamber_pressure_mtorr = 15.0,
.chuck_temp_celsius = 20.0,
.optical_emission_threshold = 0.85
};
return config;
}

6. 3D NAND中的寄生电容与RC延迟挑战

随着3D NAND层数的增加，垂直方向上的寄生电容和Wordline的RC延迟成为限制芯片性能（尤其是读取速度）的关键瓶颈。

在2D NAND中，寄生电容主要存在于平面内的相邻单元之间。而在3D NAND中，由于存在数十层甚至上百层平行的Wordline，层与层之间的垂直寄生电容（Vertical Parasitic Capacitance）急剧增加。对于一条特定的Wordline，其总寄生电容

C

t

o

t

a

l

C_{total}

Ctotal​ 可以近似为：

C

t

o

t

a

l

=

C

s

e

l

f

+

∑

i

=

1

,

i

≠

j

N

C

c

o

u

p

l

e

_

i

j

+

C

f

r

i

n

g

e

C_{total} = C_{self} + \\sum_{i=1, i \\neq j}^{N} C_{couple\\_ij} + C_{fringe}

Ctotal​=Cself​+i=1,i=j∑N​Ccouple_ij​+Cfringe​ 其中，

C

s

e

l

f

C_{self}

Cself​ 是Wordline对地电容，

C

c

o

u

p

l

e

_

i

j

C_{couple\\_ij}

Ccouple_ij​ 是与其他

N

−

1

N-1

N−1 条Wordline的耦合电容，

C

f

r

i

n

g

e

C_{fringe}

Cfringe​ 是边缘电场引起的边缘电容。

RC延迟对读取速度的限制 Wordline通常由多晶硅或金属（如钨）制成，具有一定的电阻

R

w

l

R_{wl}

Rwl​。当读取电压施加到Wordline一端时，由于分布式的RC网络，电压传播到Wordline远端需要时间。根据传输线模型（Transmission Line Model），信号延迟

t

d

e

l

a

y

t_{delay}

tdelay​ 近似为：

t

d

e

l

a

y

≈

0.38

×

R

w

l

×

C

t

o

t

a

l

t_{delay} \\approx 0.38 \\times R_{wl} \\times C_{total}

tdelay​≈0.38×Rwl​×Ctotal​ 当层数从64层增加到232层时，

C

t

o

t

a

l

C_{total}

Ctotal​ 增加了近4倍，导致

t

d

e

l

a

y

t_{delay}

tdelay​ 显著增加。这不仅降低了读取速度，还导致了同一Wordline上不同位置的单元感受到的有效电压存在差异（IR Drop），影响读取裕度。

解决方案：材料演进与电路设计 为了降低

R

w

l

R_{wl}

Rwl​，厂商正在将Wordline材料从传统的钨（W）转向电阻率更低的钼（Mo）甚至铜（Cu）。然而，铜的扩散问题在NAND的高温工艺中极具挑战。此外，在电路设计上，采用了双端驱动（Dual-side Driving）或分段驱动（Segmented Driving）技术，将长Wordline分成多段，从两端同时施加电压，从而将RC延迟降低到原来的四分之一。

7. 可靠性挑战与3D结构下的数据保持机制

3D NAND在提升密度的同时，也引入了新的可靠性挑战。由于垂直结构的非对称性，底层（Bottom）和顶层（Top）单元在物理应力和电场分布上存在显著差异。

刻蚀形貌差异导致的可靠性梯度 在HAR刻蚀过程中，由于微沟槽效应和反应产物排出困难，孔底部的形貌（如直径、侧壁粗糙度）往往与孔顶部不同。这导致底层单元的隧穿氧化层厚度和质量与顶层单元存在微小差异。在数据保持（Data Retention）测试中，底层单元通常表现出更快的电荷泄漏率，因为较薄的氧化层或更多的界面态增加了直接隧穿（Direct Tunneling）的概率。

Read/Program Disturb 的3D特性 在3D NAND中，由于未选择的Wordline需要施加较高的pass电压（

V

p

a

s

s

V_{pass}

Vpass​，通常高达10V以上）以导通未选择单元的沟道，这会在垂直方向上产生强烈的电场。

• Read Disturb：在读取底层单元时，上方所有Wordline都施加 $V_{read}$
• Program Disturb：在编程某一层时，相邻层的沟道电位被抬升，导致相邻层单元的沟道与Wordline之间的电势差减小，从而降低了干扰。但垂直方向的电场耦合依然需要通过精确的电压校准（Voltage Calibration）来补偿。

为了应对这些挑战，3D NAND控制器必须采用更强大的纠错算法。传统的BCH码已无法满足需求，LDPC（Low-Density Parity-Check）码成为标配。LDPC通过软判决（Soft-Decision）读取，利用电压分布的统计信息，能够将3D NAND的原始误码率（RBER）从

10

−

3

10^{-3}

10−3 纠正到

10

−

15

10^{-15}

10−15 以下，确保数据在生命周期内的可靠性。

8. 接口协议对3D NAND架构演进的适配

3D NAND架构的演进（层数增加、多Plane设计、更高的并发需求）对底层接口协议提出了严峻挑战。ONFI（Open NAND Flash Interface）和Toggle DDR协议作为行业标准，不断迭代以适配3D NAND的特性。

ONFI 5.0/6.0 对多LUN与高并发的支持 在3D NAND中，为了提升带宽，单个Die内部通常包含多个Plane（如4个或8个），并且通过Multi-LUN（多逻辑单元）设计将多个Die封装在一起。ONFI 5.0 规范（以及后续的6.0）引入了对多Plane和多LUN操作的增强支持。

以ONFI 5.0中的Toggle DDR模式为例，为了支持更高的I/O速率（如2400 MT/s），协议对时序参数进行了严格定义。由于3D NAND层数增加，内部操作时间（如Program和Erase）变长，协议引入了Ready/Busy# 引脚的增强机制。 在ONFI规范中，关键时序参数如

t

W

B

t_{WB}

tWB​（I/O setup to Ready/Busy# low）和

t

R

t_{R}

tR​（Ready/Busy# low to Ready/Busy# high，即内部操作时间）被重新评估。对于232层以上的3D NAND，

t

R

t_{R}

tR​ 可能长达数百微秒。为了隐藏这些延迟，ONFI协议支持Multi-LUN并发操作（Interleaved Operations），允许在等待LUN 0执行Program的同时，向LUN 1发送Read命令。

CE# 引脚复用与Multi-CE 随着封装内Die数量的增加（如16个Die），如果每个Die都需要独立的CE#（Chip Enable）引脚，将导致引脚数量爆炸。ONFI规范支持Multi-CE模式，通过特定的命令序列（如Set Feature命令）在内部解码CE#信号，实现单个物理CE#引脚控制多个逻辑LUN。这极大地节省了封装基板的布线资源，使得3D NAND能够在有限的BGA封装内实现更高的容量。

此外，ONFI 6.0 规范（2026年发布）进一步 dropping 了 legacy 接口（如SDR, NV-DDR2），全面拥抱高速DDR和Toggle模式，以匹配3D NAND向更高I/O带宽（如3200 MT/s及以上）演进的需求，确保存储接口不会成为3D NAND高密度架构的性能瓶颈。

知识点小结

深度思考题

9. 3D NAND编程动力学：Fowler-Nordheim隧穿与热电子注入的量子力学解析

在3D NAND的编程（Program）与擦除（Erase）操作中，电荷的注入与抽出是核心物理过程。对于电荷陷阱（Charge Trap, CT）结构，编程主要依赖Fowler-Nordheim (FN) 隧穿效应，而擦除则可能结合热电子注入（Hot Electron Injection, HEI）或纯FN隧穿。从量子力学角度解析这一过程，对于优化3D NAND的编程电压（Vpgm）和脉冲时间至关重要。

根据WKB近似（Wentzel-Kramers-Brillouin approximation），电子穿透隧穿氧化层（Tunnel Oxide）势垒的透射系数

T

T

T 可表示为：

T

≈

exp

⁡

(

−

2

∫

x

1

x

2

2

m

∗

ℏ

2

(

V

(

x

)

−

E

)

d

x

)

T \\approx \\exp\\left( -2 \\int_{x_1}^{x_2} \\sqrt{\\frac{2m^*}{\\hbar^2} (V(x) – E)} dx \\right)

T≈exp(−2∫x1​x2​​ℏ22m∗​(V(x)−E)

​dx) 其中，

m

∗

m^*

m∗ 为电子的有效质量，

V

(

x

)

V(x)

V(x) 为氧化层中的势能分布，

E

E

E 为电子能量，

x

1

x_1

x1​ 和

x

2

x_2

x2​ 为经典转折点。在三角形势垒近似下，FN隧穿电流密度

J

F

N

J_{FN}

JFN​ 的经典表达式为：

J

F

N

=

q

3

8

π

h

Φ

B

E

o

x

2

exp

⁡

(

−

8

π

2

m

∗

Φ

B

3

/

2

3

q

h

E

o

x

)

=

A

⋅

E

o

x

2

exp

⁡

(

−

B

E

o

x

)

J_{FN} = \\frac{q^3}{8\\pi h \\Phi_B} E_{ox}^2 \\exp\\left( -\\frac{8\\pi \\sqrt{2m^*} \\Phi_B^{3/2}}{3qhE_{ox}} \\right) = A \\cdot E_{ox}^2 \\exp\\left(-\\frac{B}{E_{ox}}\\right)

JFN​=8πhΦB​q3​Eox2​exp(−3qhEox​8π2m∗

​ΦB3/2​​)=A⋅Eox2​exp(−Eox​B​) 这里，

Φ

B

\\Phi_B

ΦB​ 是Si/SiO2界面的势垒高度（约3.1 eV），

E

o

x

E_{ox}

Eox​ 是氧化层内的电场强度，

A

A

A 和

B

B

B 为与材料相关的常数。

3D结构下的电场畸变与IR Drop挑战 在2D NAND中，Wordline（WL）长度较短，电阻可忽略。但在3D NAND中，WL贯穿数十甚至数百层，形成长条形的多晶硅（Poly-Si）或金属（如钨 W）字线。由于高深宽比刻蚀的限制，WL的截面积受限，导致其方块电阻（Sheet Resistance,

R

s

h

R_{sh}

Rsh​）显著增加。

当驱动晶体管在阵列边缘施加编程电压

V

d

r

i

v

e

V_{drive}

Vdrive​ 时，由于WL自身的寄生电阻，阵列中心的WL实际接收到的电压会发生衰减（IR Drop）：

V

W

L

(

x

)

=

V

d

r

i

v

e

−

I

W

L

⋅

R

s

h

⋅

x

W

a

r

r

a

y

V_{WL}(x) = V_{drive} – I_{WL} \\cdot R_{sh} \\cdot \\frac{x}{W_{array}}

VWL​(x)=Vdrive​−IWL​⋅Rsh​⋅Warray​x​ 其中

x

x

x 为距离驱动端的距离，

W

a

r

r

a

y

W_{array}

Warray​ 为阵列总宽度。这种电压降导致阵列中心的

E

o

x

E_{ox}

Eox​ 低于边缘，根据FN公式，隧穿电流密度呈指数级下降。这直接引发了编程速度不均（Program Speed Variation），边缘单元可能发生过编程（Over-program），而中心单元编程不足。

为了解决这一问题，现代3D NAND控制器采用了** Incremental Step Pulse Programming (ISPP) **算法的自适应补偿机制。通过监测位线电流或验证读取（Verify Read）的结果，动态调整Vpgm的步进电压（Step Voltage,

Δ

V

p

g

m

\\Delta V_{pgm}

ΔVpgm​）和脉冲宽度。

[3D NAND 编程电场分布与IR Drop示意图]

V_drive (15V)
|
+–[WL Edge]—[WL Center]—[WL Edge]–+
| (V=14.8V) (V=13.5V) (V=14.8V) |
| |
[Cell] [Cell] [Cell]
| | |
GND GND GND

* 中心区域WL电压衰减导致E_ox降低，FN隧穿电流J_FN显著减小。
* 解决方案：采用低电阻金属(如W)替换Poly-Si，或引入双端驱动(Double-sided Drive)。

此外，在部分自升压（Self-Boost）编程机制中，未选中位线（Unselected Bitline）被浮空并升压至

V

p

a

s

s

V_{pass}

Vpass​，以抑制沟道热电子注入。此时，沟道与漏极之间的电场分布决定了漏致势垒降低（DIBL）效应，必须精确控制

V

p

a

s

s

V_{pass}

Vpass​ 以防止未选中单元的意外编程（Program Disturb）。

10. 3D NAND感知放大器（Sense Amplifier）设计与位线RC延迟补偿

读取操作是3D NAND中耗时最长（tR）的环节之一。在读取时，选中的Wordline施加读取电压（

V

r

e

a

d

V_{read}

Vread​，通常为5V-7V），未选中的WL施加通过电压（

V

p

a

s

s

V_{pass}

Vpass​，通常为10V）。存储单元的沟道导通状态取决于其阈值电压

V

t

h

V_{th}

Vth​ 与

V

r

e

a

d

V_{read}

Vread​ 的相对大小。

位线电容激增与RC延迟 在3D NAND中，位线（Bitline, BL）垂直穿过所有存储层。随着堆叠层数（

N

l

a

y

e

r

s

N_{layers}

Nlayers​）的增加，位线的总寄生电容呈线性增长：

C

B

L

=

C

u

n

i

t

×

N

l

a

y

e

r

s

+

C

m

e

t

a

l

_

r

o

u

t

i

n

g

C_{BL} = C_{unit} \\times N_{layers} + C_{metal\\_routing}

CBL​=Cunit​×Nlayers​+Cmetal_routing​ 其中

C

u

n

i

t

C_{unit}

Cunit​ 是单层单元对位线的耦合电容。当层数从64层跃升至236层时，

C

B

L

C_{BL}

CBL​ 可从几pF激增至 30pF – 50pF。

在读取放电阶段，位线通过导通的存储单元向地放电。放电时间常数

τ

=

R

c

e

l

l

×

C

B

L

\\tau = R_{cell} \\times C_{BL}

τ=Rcell​×CBL​。对于处于擦除态（Erase State,

V

t

h

V_{th}

Vth​ 较低）的单元，其导通电阻

R

c

e

l

l

R_{cell}

Rcell​ 较小；但对于处于编程态（Program State,

V

t

h

V_{th}

Vth​ 较高，接近

V

r

e

a

d

V_{read}

Vread​）的单元，

R

c

e

l

l

R_{cell}

Rcell​ 极大，导致放电极其缓慢。为了区分MLC/TLC/QLC中极其微小的

V

t

h

V_{th}

Vth​ 差异，感知放大器（Sense Amplifier, SA）必须在极短的窗口内检测到微安（

μ

A

\\mu A

μA）甚至纳安（nA）级别的电流差异。

钳位位线（Clamped Bitline）与SA设计 为了克服高电容带来的延迟，3D NAND普遍采用钳位位线（Clamped Bitline）架构。在读取前，位线被预充电至一个较低的钳位电压（

V

c

l

a

m

p

V_{clamp}

Vclamp​，如0.5V-0.8V）。此时，存储单元工作在线性区，漏极电流

I

c

e

l

l

I_{cell}

Icell​ 近似为：

I

c

e

l

l

≈

μ

n

C

o

x

W

L

(

(

V

r

e

a

d

−

V

t

h

)

V

c

l

a

m

p

−

V

c

l

a

m

p

2

2

)

I_{cell} \\approx \\mu_n C_{ox} \\frac{W}{L} \\left( (V_{read} – V_{th})V_{clamp} – \\frac{V_{clamp}^2}{2} \\right)

Icell​≈μn​Cox​LW​((Vread​−Vth​)Vclamp​−2Vclamp2​​) 通过固定

V

c

l

a

m

p

V_{clamp}

Vclamp​，

I

c

e

l

l

I_{cell}

Icell​ 仅与

V

t

h

V_{th}

Vth​ 相关。SA通过积分该电流在节点电容上产生的电压降，与参考电流（Reference Current）进行比较，从而判断单元状态。

以下C代码片段展示了底层固件中控制SA预充电、放电及锁存的时序逻辑，其中动态补偿了因层数增加带来的RC延迟：

// 3D NAND Sense Amplifier 控制时序与RC延迟补偿
void Execute_Sense_Amp_Sequence(NAND_Controller *ctrl, uint32_t row_addr) {
// 1. 预充电阶段：将位线充电至 V_clamp
BL_Precharge_Enable(ctrl->base_addr, V_CLAMP_LEVEL);
Delay_ns(ctrl->t_precharge);

// 2. 施加读取电压：选中WL施加 V_read，未选中WL施加 V_pass
WL_DriveVoltage(ctrl->base_addr, row_addr, V_READ);

// 3. 动态RC延迟补偿：根据row_addr计算位线放电时间
// 3D NAND中，不同层的BL寄生电容存在微小差异，需动态调整tR
uint32_t dynamic_tR = BASE_TR + (ROW_TO_EDGE_DISTANCE(row_addr) * RC_SLOPE_FACTOR);
Delay_ns(dynamic_tR);

// 4. 锁存数据：SA比较BL电压与参考电压，触发触发器(Latch)
SA_Latch_Enable(ctrl->base_addr);
Delay_ns(ctrl->t_latch);

// 5. 数据传输：将SA锁存的数据移至数据寄存器(Data Register)
DataReg_Transfer(ctrl->base_addr);

// 6. 预充电恢复：为下一次操作做准备
BL_Precharge_Disable(ctrl->base_addr);
}

多状态读取与参考电流生成 在TLC（8状态）或QLC（16状态）读取中，需要7个或15个不同的参考电流（

I

r

e

f

1

,

I

r

e

f

2

,

.

.

.

I_{ref1}, I_{ref2}, …

Iref1​,Iref2​,…）。3D NAND内部集成了高精度的DAC（数模转换器）或基于电流镜（Current Mirror）的参考电流生成电路。由于工艺偏差（Process Variation）和温度漂移，参考电流必须通过后台校准（Background Calibration）算法定期进行修剪（Trimming），以确保读取窗口的中心对齐。

11. 3D NAND的冗余修复（Redundancy & Repair）与坏块管理（BBM）机制

3D NAND的制造涉及数百次薄膜沉积和深刻蚀工艺，任何微小的颗粒污染或刻蚀不均都会导致存储单元失效，形成坏块（Bad Block）。因此，冗余修复机制和坏块管理（Bad Block Management, BBM）是保证3D NAND良率和寿命的最后一道防线。

冗余架构设计（Redundancy Architecture） 在3D NAND阵列中，除了主存储区（Main Array），还预留了冗余区（Redundancy Area）。冗余区包含冗余字线（Redundant Wordline, RWL）和冗余块（Redundant Block, RBL）。

• RWL修复：针对单条WL上的多个单元失效，通过熔丝（Fuse）或反熔丝（Anti-Fuse）将失效WL的地址重定向到RWL。
• RBL修复：针对整个Block失效（如刻蚀穿孔导致整个Block短路），将失效Block重定向到RBL。

+————————-+ +————————-+
| Main Memory Array | | Redundancy Area |
| [Block 0] [Block 1]… | | [Red Block 0] |
| [Block N] [Block N+1] | <–+ | [Red Block 1] |
+————————-+ | | [Red Wordline 0..M] |
| | +————————-+
v | |
+———————————————————+
| Redundancy Mapping Table (ROM/Fuse) |
| Defect Addr (Block 5) –> Repair Addr (Red Block 0) |
| Defect Addr (WL 120) –> Repair Addr (Red WL 2) |
+———————————————————+

在晶圆测试（CP Test）阶段，测试机台会扫描所有Block，将坏块地址写入内部的ROM或激光熔丝中。当主机发出读取/编程指令时，地址解码器（Address Decoder）会首先查询映射表，若命中坏块地址，则自动将其透明替换为冗余地址。

坏块管理（BBM）与Grown Bad Blocks 除了出厂坏块（Factory Bad Blocks），NAND在运行过程中会因数据保持（Retention）失败、读写干扰（Read/Write Disturb）或擦除磨损（Endurance Exhaustion）产生新增坏块（Grown Bad Blocks）。FTL（Flash Translation Layer）必须维护一个动态的坏块表（Bad Block Table, BBT）。

以下C代码展示了FTL层在初始化时扫描并构建BBT的核心逻辑，以及处理Grown Bad Block的替换策略：

// FTL 坏块表 (BBT) 扫描与管理逻辑
#define GOOD_BLOCK 0xFF
#define BAD_BLOCK 0x00

typedef struct {
uint32_t total_blocks;
uint32_t free_blocks;
uint8_t *bbt; // 坏块表数组
uint32_t *replacement_map; // 坏块替换映射表
} FTL_BBM_Context;

// 初始化扫描出厂坏块
int BBM_Scan_Factory_Bad_Blocks(FTL_BBM_Context *ctx, NAND_Device *dev) {
ctx->free_blocks = 0;
for (uint32_t blk = 0; blk < ctx->total_blocks; blk++) {
// 读取每个Block第一页和最后一页的特定Offset（通常为Byte 0或最后一Byte）
uint8_t marker1 = NAND_Read_Page_Byte(dev, blk, 0, BAD_BLOCK_MARKER_OFFSET);
uint8_t marker2 = NAND_Read_Page_Byte(dev, blk, dev->pages_per_blk – 1, BAD_BLOCK_MARKER_OFFSET);

if (marker1 != GOOD_BLOCK || marker2 != GOOD_BLOCK) {
ctx->bbt[blk] = BAD_BLOCK;
// 记录坏块，后续分配冗余块进行替换
BBM_Allocate_Replacement_Block(ctx, blk);
} else {
ctx->bbt[blk] = GOOD_BLOCK;
ctx->free_blocks++;
}
}
return ctx->free_blocks;
}

// 处理运行时新增坏块 (Grown Bad Block)
void BBM_Handle_Grown_Bad_Block(FTL_BBM_Context *ctx, uint32_t failed_blk) {
if (ctx->bbt[failed_blk] == GOOD_BLOCK) {
ctx->bbt[failed_blk] = BAD_BLOCK;
ctx->free_blocks—;

// 将失败块上的有效数据迁移到新的空闲块 (Data Rescue)
uint32_t new_blk = BBM_Get_Free_Block(ctx);
NAND_Copy_Block(failed_blk, new_blk);

// 更新映射表，将逻辑地址指向新块
ctx->replacement_map[failed_blk] = new_blk;

// 标记原块为坏块，防止后续分配
NAND_Mark_Bad_Block(failed_blk);
}
}

厂商数据与良率挑战 冗余块的比例直接影响SSD的实际可用容量（OP, Over-Provisioning）。在早期的64层/96层3D NAND中，由于刻蚀工艺不成熟，初始坏块率可能高达5%-8%，需要预留大量的冗余块。 随着工艺进步，例如三星第8代V-NAND（236层） 和长江存储Xtacking 3.0（232层），通过引入超高深宽比刻蚀（如长江存储的专利混合键合与自对准刻蚀技术）以及原子层沉积（ALD）优化，初始坏块率已大幅降低至 1.5% – 2.5% 之间。这使得厂商可以将更多的物理容量映射为用户可用容量，或增加OP空间以延长SSD的TBW（Total Bytes Written）寿命。

然而，当3D NAND向500层甚至1000层演进时，底层存储单元的应力（Stress）和顶层的刻蚀微负载效应（Micro-loading Effect）差异将进一步加剧坏块的产生。未来的BBM算法必须结合机器学习（ML），通过预测模型提前识别“亚健康”Block，在数据写入前进行主动迁移（Proactive Data Migration），从而在系统层面实现“零坏块”的用户体验。

参考资料

• 提高3D NAND性能、可靠性和良率
• 3D NAND闪存的下一个前沿领域 – 电子工程专辑
• 长江存储新论文：3D NAND闪存技术的演进趋势与挑战
• 3D NAND Flash Memory Scaling: The 2026 Patent & Research Landscape
• ONFI Specifications (ONFI 5.0/6.0)
• ONFi 3.0: The Path to 400MT/s NAND Interface Speeds
• Samsung Electronics V-NAND Technology Whitepaper
• Kioxia BiCS Technology 3D Flash Memory
• IEEE Transactions on Electron Devices: 3D NAND Scaling Challenges
• YMTC Xtacking Architecture and Wafer Bonding

作者简介：资深RDMA智能网卡、存储技术专家，拥有十余年DPU/RDMA/NVMe SSD芯片测试与工程经验，致力于推动高性能网络技术的开源与普及。