FPGA 设计笔记
这份笔记围绕一个非常关键的核心问题展开： 为什么同一个 always @(posedge clk) 块里，前面写了 rom_ready <= 1\’b0;，后面再写 rom_ready <= 1\’b1; 不会冲突？ 在这个问题背后，实际上牵出了很多 FPGA 初学者必经的关键知识点：
- 非阻塞赋值 <= 的仿真机制
- “宏观并行、微观串行”的理解
- 默认赋值 + 条件覆盖的写法
- 单拍脉冲信号设计
- 边沿检测打拍
- 模块间握手 valid/busy/done
- I2C / EEPROM 控制器的工程化状态机写法
这份笔记会把这些问题全部串起来，形成一套能真正落地到 RTL 设计中的方法论。
